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1、VHDL课程设计 作者： 日期： 可编程逻辑器件及应用课程设计 题 目： 数字电子钟设计与实现 姓 名： 11111 学 号： 111111111 班 级： 111111111 同组人员： 1111 指导教师： 1111 完成日期： 111111111 目录一、 设计目的二、 设计内容三、 设计原理四、 设计方法 4.1分频器（输入1024Hz频率，输出1Hz和512Hz信号）4.2六十进制计数器4.3二十四进制计数器4.4整点报时模块（数据选择器）4.5校时校分模块4.6完整数字钟4.7开发平台及硬件显示结果五、 课程设计总结一、 设计目的1. 熟练的运用数字系统的设计方法进行数字系统设计2
2、. 掌握较复杂的数字系统设计3. 掌握原理图设计方法和VHDL语言设计方法二、 设计内容分别用原理图和VHDL语言设计1. 显示时、分、秒的数字钟，显示格式如下：具有清零、校时、校分、整点报时等功能三、 设计原理该系统由振荡器、分频器、“时、分、秒”计数器、译码器及显示器、校时电路、整点报时电路等组成。石英晶体振荡器和分频器产生整个系统的时基信号，它直接决定计时系统的精度。“秒计数器”采用六十进制计数器，每累计60秒向“分计数器”进位；“分计数器”采用六十进制计数器，每累计60分向“时计数器”进位；“时计数器”采用二十四进制计数器，按照“24翻1”规律计数。“时、分、秒”计数器的输出经译码器送
3、显示器显示。校时电路用来当计时出现误差时对“时、分、秒”进行校对调整。整点报时电路是根据计时系统的输出状态产生一脉冲信号，然后去触发音频发生器实现报时。四、设计方法4.1 分频器（输入1024Hz频率，输出1Hz和512Hz信号）数字钟系统中需要1Hz、512Hz、1024Hz三种脉冲信号。1Hz信号用于计数的秒信号，也用于校时、校分的信号，1024Hz和512Hz用于整点报时。由于系统板上提供1024Hz信号，用分频器可得到这些信号。1) 原理图设计原理图设计时，可用三个16进制计数器74161串接后得到1Hz、512Hz两种脉冲信号。分频器原理图：分频器仿真波形：由仿真波形可以看出，输入为
4、1024Hz（实验仿真时没有精确计算周期）信号，512Hz的输出端频率变为输入的一半，1Hz输出端频率变为输入的1/1024,可知所设计分频器具有将1024Hz信号分频得到512Hz和1Hz信号的功能。2) VHDL语言设计VHDL语言设计分频器是，可做一个10位二进制计数器，其中输出的512Hz=out(0),1Hz=out(9)。分频器VHDL语言：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY fenpin isPORT
5、(clk:IN STD_LOGIC;out1:OUT STD_LOGIC;out512:OUT STD_LOGIC);END fenpin;ARCHITECTURE a OF fenpin ISSIGNAL count: STD_LOGIC_VECTOR(9 DOWNTO 0);BEGINPROCESS(clk)BEGINif(clkevent AND clk=0) thencount = count + 1;end if;END PROCESS;out512 = count(0);out1 = count(9);END a;4.2 六十进制计数器1) 原理图设计74160分别设计一个带清零功
6、能的10进制计数器和6进制计数器，然后串联起来就是六十进制计数器。60进制计数器原理图如下：60进制计数器仿真波形：由仿真波形可看出，在计数脉冲作用下，输出端高四位q60H3,q60H2,q60H1,q60H0的bcd码在05之间循环，而低四位q60L3,q60L2,q60L1,q60L0在09之间循环，这样完成了059的计数功能。2) VHDL语言设计VHDL语言设计时，整体设计一个带清零功能的60进制计数器的BCD码计数器。输出低四位为outbcd3.0,高四位为outbce7.0。60进制计数器VHDL语言：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL
7、;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY bcd60 isPORT(clk:IN STD_LOGIC;reset:IN STD_LOGIC;c:OUT STD_LOGIC;daout:OUT STD_LOGIC_VECTOR(7 DOWNTO 0);END bcd60;ARCHITECTURE a OF bcd60 ISSIGNAL count: STD_LOGIC_VECTOR(7 DOWNTO 0);BEGINPROCESS(clk,reset)BEGINif(reset = 1) thenco
8、unt = 00000000;elsif (clkevent AND clk=1) thenif(count 01011001) thenif(count(3 downto 0)=1001)thencount = count+7;elsecount = count + 1;c = 0;end if;elsecount = 00000000;c = 1;end if;end if;END PROCESS;daout = count;END a;4.3 二十四进制计数器1) 原理图设计原理图设计时，用74160设计一个带清零功能的24进制BCD码计数器。q24H3,q24H2,q24H1,q24H
9、0 为输出的高四位,其在00000010即02之间循环， q24L3, q24L2,q24L1,q24L0为输入的低四位，其在00001001即在09之间循环。后一个74160在计数脉冲作用下计数，当到9后，再一个脉冲便产生进位信号，RCO端产生一个脉冲送到前一个74160使之加一。当前一个74160为2，后有一个74160为3时产生清零信号，使两个计数器同时清零。这样便完成24进制计数。24进制计数器原理图： 24进制计数器仿真波形2) VHDL语言设计VHDL语言设计时，整体设计一个带清零功能的24进制BCD码计数器。24进制BCD码VHDL语言代码：LIBRARY IEEE;USE IE
10、EE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY bcd24 isPORT(clk:IN STD_LOGIC;reset:IN STD_LOGIC;c:OUT STD_LOGIC;daout:OUT STD_LOGIC_VECTOR(7 DOWNTO 0);END bcd24;ARCHITECTURE a OF bcd24 ISSIGNAL count: STD_LOGIC_VECTOR(7 DOWNTO 0);BEGINPROCESS(clk,reset)BEGI
11、Nif(reset = 1) thencount = 00000000;elsif (clkevent AND clk=1) thenif(count(3 downto 0)=1001) then if(count 00100011) thencount = count+7;elsecount = 00000000;end if;elsif (count 00100011) thencount = count + 1;c= 0;else count = 00000000;c= 1;end if;end if;END PROCESS;daout = count;END a;4.4整点报时模块（数
12、据选择器）1）原理图整点报时是数字钟最基本功能电路之一。要求在离整点10s时进行报时，即当时间在59:51、59:53、59:55、59:57时以低音512Hz信号持续1s发出整点报时的预警声，在59:59时以高音1024Hz信号持续1s发出整点报时声。当59:5X时，小时输出的八位数是01011001，分的八位数是0101XXXX。将其中高电平对应得管脚接到与非门，当计数器到达59:5X时与非门的输出为0，将4选1数据选择器打开。将秒信号的个位sLa、sLd分别接到4选1数据选择器地址端A、B。如图： 从真值表看出：mLdmLcmLbmLa显示十进制数mLd mLa组合0000000000110100102000011301010040001015010110600011170110008001001901 当59:51、59:53、59:55、59:57时，mLa、mLd为01，从上图看出选中2C1端口，喇叭发出512Hz低音信号。当59:59是，mLa、mLd为11.从上图看出选中端口2C3，喇叭发出1024Hz高音信号
