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1、存储器概述,半导体存储器,存储器与CPU的连接,存储器的工作原理, 了解存储器的工作原理和外部特性, 掌握微机中存储系统的结构, 学会利用现有的存储器芯片构成所需内存系统。,7.1 存储器概述,存储器系统层次结构的组成原则,从以上的层次结构中可见： 每位价格从上往下依次减小；,存储容量从上往下依次增加；,存取速度从上往下依次减慢；,CPU访问频率从上往下依次减少；,一、存储器分类,1. 内存储器(内存或主存),功能：存储当前运行所需的程序和数据。,特点：CPU可以直接访问并与其交换信 息，容量小，存取速度快。,2. 外存储器( 外存),功能：存储当前不参加运行的程序和数据。,特点：CPU不能直
2、接访问，配备专门设备才能进行交换信息，容量大，存取速度慢。,目前，存储器使用的存储介质有半导体器件，磁性材料，光盘等。一般把半导体存储器芯片作为内存。由于半导体存储器具有存取速度快、集成度高、体积小、功耗低、应用方便等优点，在此我们只讨论半导体存储器。,图7.2 半导体存储器分类,二、半导体存储器的组成,图7.3 存储器的基本组成,1. 存储体,基本存储电路是组成存储器的基础和核心，它用于存放一位二进制信息“0”或“1”。若干记忆单元（或称基本存储电路）组成一个存储单元，一个存储单元一般存储一个字节，即存放8位二进制信息，存储体是存储单元的集合体。,2. 译码驱动电路,该电路实际上包含译码器和
3、驱动器两部分。译码器的功能是实现多选1，即对于某一个输入的地址码，N个输出线上有唯一一个高电平（或低电平）与之对应。,3. 地址寄存器,用于存放CPU访问存储单元的地址，经译码驱动后指向相应的存储单元。,7. 读/写电路,包括读出放大器、写入电路和读/写控制电路，用以完成对被选中单元中各位的读出或写入操作。,5. 数据寄存器,用于暂时存放从存储单元读出的数据，或从CPU或I/O端口送出的要写入存储器的数据。,6. 控制逻辑,接收来自CPU的启动、片选、读/写及清除命令，经控制电路综合和处理后，产生一组时序信号来控制存储器的读/写操作。,三、半导体存储器芯片的主要技术指标,1. 存储容量（存放二
4、进制信息的总位数）,2. 存取时间,3. 存取周期,7.2随机存取存储器RAM,一、静态随机存储器SRAM,图7.4 六管静态RAM基本存储电路,图中V1V2是工作管，V3V4是负载管，V5V6是控制管，V7V8也是控制管，它们为同一列线上的存储单元共用。,不同的静态RAM的内部结构基本相同，只是在不同容量时其存储体的矩阵排列结构不同。典型的静态RAM芯片如Intel 6116（2K8位），6264（8K8位），62128（16K8位）和62256（32K8位）等。 图7.5为SRAM 6264芯片的引脚图，其容量为8K8位，即共有8K（213）个单元，每单元8位。因此，共需地址线13条，即A
5、12A0；数据线8条即I/O8I/O1、WE、OE、CE1、CE2的共同作用决定了SRAM 6264的操作方式，如表7.1所示。,表7.1 6264的操作方式,I/O1 I/O8,图7.5 SRAM 6264引脚图,二、动态随机存储器DRAM,图7.6为单管动态RAM的基本存储电路，由MOS晶体管和一个电容CS组成。,一种典型的DRAM如Intel 2164。2164是64K1位的DRAM芯片，片内含有64K个存储单元，所以，需要16位地址线寻址。为了减少地址线引脚数目，采用行和列两部分地址线各8条，内部设有行、列地址锁存器。利用外接多路开关，先由行选通信号RAS选通8位行地址并锁存。随后由列
6、选通信号CAS选通8位列地址并锁存，16位地址可选中64K存储单元中的任何一个单元。,图7.7(a) Intel 2164 DRAM芯片引脚图,图7.7(b) Intel 2164 DRAM内部结构框图,Dout,WE,Din,CAS,RAS,A7,A1,A0,8 位 地 址 锁 存 器,128128 矩阵,128个读出放大器,1/2列译码,128个读出放大器,128128 矩阵,128128 矩阵,128个读出放大器,1/2列译码,128个读出放大器,128128 矩阵,4选1 I/O门控,输出缓冲器,行时 钟缓 冲器,列时 钟缓 冲器,写允 许时 钟缓 冲器,数据 输入 缓冲 器,二、RA
7、M的组成,7.3 只读存储器(ROM),图7.8 ROM组成框图,常用的典型EPROM芯片有：2716（2K8）、2732（4K8）、2764（8K8）、27128（16K8）、27256（32K8）、27512（64K8）等。,Intel-2764芯片是一块8K8bit的EPROM芯片，如图所示：,2764结构框图,2764封装图,2764操作方式,7.4 存储器与CPU的接口技术,图7. 9 CPU与存储器连接示意图,一、存储器与CPU的连接,(一) 存储器与CPU连接时应注意问题,1. CPU总线的负载能力。,2. CPU的时序和存储器芯片存取速度的配合,3. 存储器的地址分配和选片问题
8、。,4. 控制信号的连接,(二) 片选信号的产生,1. 线选法：,另一种常用的线选法是用高位地址的每一根线去分别控制各组芯片的片选端， 如下图所示：,图7.10为线选法的例子，令A13和A14分别接芯片甲和乙的片选端。可能的选择只有10（选中芯片甲）和01（选中芯片乙）。,图7.10 线选法,A19A15因未参与对2个2764的片选控制，故其值可以是0或1（用x表示任取），这里，假定取为全0，则得到了两片2764的地址范围如图中所示，显然2片2764的重叠区各有25=32个。,全译码法中，对剩余的全部高位地址线进行译码称为全译码法。,2.全译码法：,图7.11为全译码的2个例子。前一例采用门电
9、路译码，后例采用38译码器译码。38译码器有3个控制端：G1，G2A，G2B，只有当G1=1，G2A=0，G2B=0，同时满足时，译码输出才有效。究竟输出(Y0Y7)中是哪个有效，则由选择输入C、B及A三端状态决定。CBA=000时，Y0有效，CBA=001时，Y1有效，依此类推。单片2764（8K8位，EPROM）在高位地址A19A13=0001110时被选中。,引脚图 真值表,译码器74LS138的引脚图与真值表如下：,在译码法中，只对剩余的高位地址线的某几根进行译码，称为部分译码法。,3.部分译码法 (局部译码法)：,图7. 12所示的电路，采用部分译码对4个2732芯片（4K8位，EP
10、ROM）进行寻址。译码时，未使用高位地址线A19、A18和A15。所以，每个芯片将同时具有23=8个可用且不同的地址范围（即重叠区）。,芯片 A19 A15 A14A12 A11 A0 一个可用地址范围 1 00 000 全0全1 0000000FFFH 2 00 001 全0全1 0100001FFFH 3 00 010 全0全1 0200002FFFH 4 00 011 全0全1 0300003FFFH,图7.12 部分译码,二、简单的8086存储器子系统的设计,图7.13 字的规则存放和非规则存放,(1) 偶数存储体与8086的D0D7相连。,(2) 奇数存储体与8086中D8D15相连
11、。,(3) A1A19用来同时访问两个存储体的字节单元。,图7.14 存储体与总线的连接,表7.2 BHE和A0组合的对应操作,2. 连接举例：,要求用4K8的EPROM芯片2732，8K8的RAM芯片6264，译码器74LS138构成8K字ROM和8K字RAM的存储器系统，系统配置为最小模式。,ROM芯片，8K字用4片2732芯片组成，片内用12根地址线A1A12寻址。 RAM芯片，8K字用2片6264芯片组成，片内用13根地址线A1A13寻址。 芯片选择由74LS138译码器输出Y0、Y1完成。74LS138译码器的输入端C，B，A分别连地址线A16A14，A0、BHE用来作为偶体/奇体存
12、储器的体选控制信号。由于ROM芯片容量为4K8位，用A13和Y0输出进行二次译码，来选择两组ROM芯片，如图7.15所示。,存储器的地址范围为:,注：高位地址线A19、A18、A17未使用表示取0、1均可，此处用0代替，所以每块芯片将同时有23=8个重叠区。,例：2764为8K8的EPROM芯片，要求其地址范围是FA000HFBFFFH，设计其连线。,例：用下列芯片构成存储系统，各需多少个RAM芯片？需多少位作片内地址？至少多少位作为芯片选择译码？(1) 4K*1位芯片组成64KBRAM系统；(2) 32K*8位芯片组成512KBRAM系统。,例：分析下列存储器的地址范围（写出分析过程）。,2
13、：8086CPU系统中要求用4K8的EPROM、 8K8的RAM芯片6264、译码器138等构成8K字 EPROM和8K字RAM的存储器，系统连接图如下， 分析存储器地址范围。,1：利用6264芯片(8K8)，采用全译码方式，在 8088系统的内存区段40000H43FFFH扩充RAM 区， 画出系统连接示意图。,作业：,本章小结 本章介绍了存储器的分类、性能指标、层次结构、 存储器基本结构及三种典型的半导体存储器的原理和 外特性，最后重点介绍了CPU与存储器的连接。 重点掌握：存储器的分类；层次结构；掌握实现存 储器与CPU的连接方法，如： 1。容量的确定、如何根据容量要求选择存储器芯片； 2。 掌握译码器74LS138的真值表； 3。根据所连的电路确定地址范围； 4。根据要求能实现RAM、ROM与CPU的连接。,
