《第5章 存储体系课件》由会员分享，可在线阅读，更多相关《第5章 存储体系课件（43页珍藏版）》请在金锄头文库上搜索。
1、1,第5章 存储体系,5.1 存储体系概述 5.2 主存储器 5.3 主存储器与CPU的连接 5.4 高速存储器 5.5 高速缓冲存储器Cache 5.6 虚拟存储器 5.7 外存储器 5.8 存储保护 作业,2,5.3主存储器与CPU的连接,一、背景知识存储芯片简介 二、存储器容量扩展的三种方法 三、主存储器与CPU的连接,3,一、背景知识存储芯片简介,存储芯片的引脚封装,1）Vpp：程序电压；ROM编程时需要的电压，往往高于工作电压； 2）与主存储器引脚对应，CPU提供相关的引脚与主存储器连接，有：地址线、数据线、访存控制信号MREQ#和读写控制信号R/W#等信号。,4,1、位扩展 从字长
2、方向扩展 2、字扩展 从字数方向扩展 3、字位扩展 从字长和字数方向扩展,二、存储器容量扩展的三种方法,5,1、位扩展,要求：用1K4位的SRAM芯片 1K8位的SRAM存储器,位扩展的结果是两个SRAM芯片中地址相同的存储单元拼接，其中一片芯片的数据线对应存储器的高位，另一片的数据线对应存储器的低位，存储器的字数与单片SRAM相同。,6,1、位扩展,容量= 2108位 举例验证: 读地址为0 的存储单元的内容,7,1、位扩展,要点： （1）芯片的地址线A、读写控制信号WE#、片选信号CS#分别连在一起； （2）芯片的数据线D分别对应于所搭建的存储器的高若干位和低若干位。,8,2、字扩展,要求
3、： 用1K位的SRAM芯片 2K8位的SRAM存储器,字扩展的结果是两个SRAM芯片作为一个整体顺序编址，其中一片芯片提供前1K字，另一片芯片提供后1K字。扩展后的存储器字长与单片存储器芯片字长相同。,9,2、字扩展,分析地址： A10用于选择芯片 A9A0用于选择芯片内的某一存储单元,10,2、字扩展,容量= 211 8位 举例验证: 读地址为 0的存储单元的内容 读地址为 10 0 的存储单元 的内容,11,2、字扩展,要点： （1）芯片的数据线D、读写控制信号WE#分别连在一起; （2）存储器地址线A的低若干位连接各芯片的地址线; （3）存储器地址线A的高若干位作用于各芯片的片选信号CS
4、#。,12,3、字位扩展,需扩展的存储器容量为M N位 , 已有芯片的容量为L K位 (LM,KN),用M/L 组 芯片进行字扩展; 每组内有N/K 个 芯片进行位扩展。,13,1、根据CPU芯片提供的地址线数目，确定CPU访存的地址范围，并写出相应的二进制地址码； 2、根据地址范围的容量，确定各种类型存储器芯片的数目和扩展方法； 3、分配CPU地址线。CPU地址线的低位（数量存储芯片的地址线数量）直接连接存储芯片的地址线；CPU高位地址线皆参与形成存储芯片的片选信号； 4、连接数据线、R/W#等其他信号线，MREQ#信号一般可用作地址译码器的使能信号。 需要说明的是，主存的扩展及与CPU连接
5、在做法上并不唯一，应该具体问题具体分析,三、主存储器与CPU的连接,14,例51,例5-1：设CPU有16根地址线，8根数据线，并用MREQ#作访存控制信号（低电平有效），用R/W#作读/写控制信号（高电平为读，低电平为写）。现有下列存储芯片：1K*4位SRAM；4K*8位SRAM；8K*8位SRAM；2K*8位ROM；4K*8位ROM；8K*8位ROM；及3：8译码器和各种门电路。 要求：主存的地址空间满足下述条件：最小8K地址为系统程序区（ROM区），与其相邻的16K地址为用户程序区（RAM区），最大4K地址空间为系统程序区（ROM区）。 请画出存储芯片的片选逻辑，存储芯片的种类、片数 画
6、出CPU与存储器的连接图。,15,解：首先根据题目的地址范围写出相应的二进制地址码。,16,第二步：根据地址范围的容量及其在计算机系统中的作用选择芯片 最小8K系统程序区8K*8位ROM，1片 16K用户程序区8K*8位SRAM， 2片； 4K系统程序工作区4K*8位ROM， 1片。 第三步，分配CPU地址线。 CPU的低13位地址线A12A0与1片8K*8位ROM和两片8K*8位SRAM芯片提供的地址线相连；将CPU的低12位地址线A11A0与1片4K*8位ROM芯片提供的地址线相连。 第四步，译码产生片选信号。 将3：8译码器的使能端EN#接MREQ#，以保证译码器正常工作。CPU的A15
7、, A14, A13分别接在译码器的C,B,A端，作为变量输入，则其输出Y0#、Y1#、Y2#分别作ROM,SRAM1和SRAM2的片选信号。根据题意，最大4K地址范围的A12为高，故经反相后再与Y7#相“与”，这个与逻辑用或门实现，其输出作为4K*8位SRAM的片选信号,17,18,例52,例5-2： 设有若干片256K8位的SRAM芯片，问如何构成2048K32位的存储器？需要多少片RAM芯片？该存储器需要多少根地址线？画出该存储器与CPU连接的结构图，设CPU的接口信号有地址信号、数据信号、控制信号MREQ#和R/W#。 解：采用字位扩展的方法。 SRAM芯片个数：2048K/256K
8、32/8 = 32片 每4片一组进行位扩展，共8组芯片进行字扩展 片选：该存储器需要21条地址线A20A0，其中高3位用于芯片选择接到74LS138芯片的CBA，低18位接到存储器芯片地址。 MREQ#：作为译码器的使能信号。,19,20,例5-3： 某计算机的主存地址空间中，从地址0000H到3FFFH为ROM存储区域，从4000H到5FFFH为保留地址区域，暂时不用，从6000H到FFFFH为RAM地址区域。RAM的控制信号为CS#和WE#，CPU的地址线为A15-A0，数据线为8位的线路D7D0，控制信号有读写控制R/W#和访存请求MREQ#，要求： (1) 画出地址译码方案 (2) 将
9、CPU与RAM和ROM连接 (3) 如果ROM和RAM存储器芯片都采用8K1的芯片，试画出存储器与CPU的连接图。 (4) 如果ROM存储器芯片采用8K8的芯片，RAM存储器芯片采用4K8的芯片，试画出存储器与CPU的连接图。 (5) 如果ROM存储器芯片采用16K8的芯片，RAM存储器芯片采用8K8的芯片，试画出存储器与CPU的连接图。,解：(1) 全部地址空间为216=64KB，ROM存储区域的容量为214=16KB，保留存储区域容量213=8KB，RAM的存储区域为64-16-8=40KB。地址译码采用以8KB为区域单位，将64KB的存储空间分为8个8KB的区域，用地址的高3位作为区域选
10、择译码信号。这样构成的译码方案如图5-26所示。Y0#和Y1#的输出作为ROM的选择信号，因为ROM的地址区域为0000H到3FFFH，其地址的A15A13位为000001；Y3#到Y7#这5条输出信号作为RAM的选择信号，因为RAM的地址区域为3FFFH到FFFFH，其地址的A15A13位为011111。,21,译码方案,(2) 本题没有给出存储器芯片的条件，因此只需画出ROM区域和RAM区域与CPU和译码电路的连接方式，如图5-27所示。其中译码器的输出Y0#和Y1#经过与门后作为ROM的选择信号，Y3#Y7#经过与门后作为RAM的选择信号，因为译码器的输出是低电平有效，所以这里的与门实际
11、上实现了或逻辑的功能。假定ROM模块和RAM模块都只需要一条选择信号，所以将各选择信号组合成一条信号。要注意的是，ROM是没有写操作的，因此没有读写控制信号输入。,22,23,(3) 8KB的存储区域可以用8片存储器芯片构成一组实现。8K1的存储器芯片的地址线需要13条，即A12A0，16条地址线的其余3条采用与上题相同的地址译码方案，输出信号分别控制一组存储器芯片，存储器电路如图所示，其中ROM芯片的连接方式与SRAM的类似，只是没有R/W#控制信号输入。,24,(4) 8KB的存储区域可以用1片ROM芯片或2片RAM存储器芯片构成一组实现。8K8的ROM芯片的地址线需要13条，即A12A0
12、，4K8的RAM芯片的地址线需要12条，即A11A0，16条地址线的其余4条中3条采用与上题相同的地址译码方案，输出信号分别控制一组存储器芯片，A12用于选择组内的两个RAM芯片之一，如图所示。本题也可以采用4-16译码器，但ROM的CE#输入端就需要采用或门电路。,25,(5) 16KB的ROM存储区域可以用1片ROM芯片实现。其余的RAM存储区域可以用RAM芯片实现。16K8的ROM芯片的地址线需要14条，即A13A0，8K8的RAM芯片的地址线需要13条，即A12A0，16条地址线的其余3条采用与上题相同的地址译码方案，输出信号分别控制一片RAM存储器芯片的芯片选择，如图所示。,26,5
13、.4 高速存储器,解决问题：弥补CPU与主存速度上的差异。 从存储器角度，解决问题的有效途径： 主存采用更高速的技术来缩短存储器的读出时间，或加长存储器的字长； 采用并行操作的多端口存储器； 在CPU和主存之间加入一个高速缓冲存储器（Cache），以缩短读出时间； 在每个存储器周期中存取几个字（多体交叉存储）。,27,5.4 高速存储器,一、双端口存储器 二、多体交叉存储器 三、相联存储器,28,特点：同一个存储器具有两组相互独立的读写控制线路，允许两个独立的CPU或控制器同时异步地访问存储单元，是一种高速工作的存储器。其最大的特点是存储数据共享。 结构特点：具有左右两个端口，每一个端口都有自
14、己的片选控制信号和输出使能控制信号。 访问冲突：当左端口和右端口的地址不相同时，在两个端口上同时进行读写操作，不会发生冲突。若左、右端口同时访问相同的存储单元，则会发生读写冲突。 解决方法：判断逻辑决定对哪个端口优先进行读写操作，而暂时关闭另一个被延迟的端口，即置其忙信号BUSY#=0。,一、双端口存储器,29,2K16位双端口存储器IDT7133的逻辑框图,30,二、多体交叉存储器,特点：通过改进主存的组织方式，在不改变存储器存取周期的情况下，提高存储器的带宽。 结构特点：多体交叉存储器由M个的存储体（或称存储模块）组成，每个存储体有相同的容量和存取速度，又有各自独立的地址寄存器、地址译码器
15、、读写电路和驱动电路。 编址方法：交叉编址，即任何两个相邻地址的物理单元不属于同一个存储体，一般在相邻的存储体中；同一个存储体内的地址都是不连续的。,31,顺序编址,32,可以看出，在顺序方式中某个模块进行存取时，其它模块不工作。而某一模块出现故障时，其它模块可以照常工作，另外通过增添模块来扩充存储器容量也比较方便。但是，顺序方式的缺点是一个接一个串行工作，因此存储器的带宽收到了限制。,33,交叉编址,34,交叉方式的地址分配方法与顺序方式不同：先将4个线性地址0，1，2，3依次分配给M0,M1,M2,M3模块，再将线性地址47依次分配给M0-M3。 存储器寻址时，地址的低位选择模块，高位进行
16、模块内寻址。 从定性分析，对连续字的成块传送，交叉方式的存储器可以实现流水式并行存取，大大提高存储器的带宽。对每一存储模块来说，从CPU给出访存命令到读出信息仍然使用了一个存取周期的时间，而对CPU来说，它可以在一个存取周期内连续访问四个模块，各模块的读写过程将重叠进行。,35,访问：CPU同时送出的M个地址，只要他们分属于M个存储体，访问就不会冲突；由存储器控制部件控制它们分时使用数据总线进行信息传递。 适合采用流水线方式并行存取，虽然每个存储体的存储周期没变，但是当CPU连续访问一个字块时，可以大大提高存储器的带宽。,36,37,38,每个存储体的字长都等于数据总线宽度，存储体存取一个字的存储周期为T，总线传送周期为，存储器的交叉存储体数为M，为了实现流水线方式存取，应当满足T=M T/称为交叉存取度，当交叉存储体数大于或等于T/时，可以保证启动某模块后经M时间再次启动该模块时，它的上次存取操作已经完成。这样，连续读取M个字所需的时间为t=T+（M-1）,4体交叉存储器的流水线方式存取示意图,39,例5-4：设存储器容量为32字，字长6
