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1、SoC可测性设计与测试概述精品文档SoC可测性设计与测试概述Summarization for DFT and test of SoCBy MYJY2012-4 in NJ摘要：本文简述了SoC的可测性设计的意义，以及SoC测试相关知识，并介绍了一些SoC测试数据压缩的方法，旨在对SoC的测试有更好更全面的了解。关键词：SoC,可测性设计，测试，压缩Abstract：This paper present the significance of DFT and knowledge related to SoC test. It also introduce several data compre
2、ssion techniques. As a result, we can learn more about SoC test.Key words：SoC，DFT，test，compression1 引言随着社会与科技的不断发展，VLSI（Very Large Scale Integration）复杂程度不断提高尺寸也日益缩小，VLSI的设计与测试也愈发受到关注。 SoC（System on chip）作为集成电路发展的必然趋势，确保其有效性也作为VLSI发展的一个愈发重要的课题，所以SoC测试在产品的整个开发过程中也占据了越来越重要的地位。2 Soc定义SoC的定义多种多样,通常具有采用深亚
3、微米DSM技术、IP核复用、软硬件协同设计这三个特征。Soc结构应用越来越广泛，其基于核的设计复用技术大大提高了复杂的电子系统的设计效率，所以SoC也是集成电路未来发展的趋势。3 SoC可测性设计3.1 SoC可测性设计的必要性相较于传统的IC设计，SoC具有多个不同的的特点：(1)SoC由数量级高达百万甚至更多的元器件组成，电路结构复杂，设计起点比普通ASIC高，需采用数模混合方法验证。(2)SoC一般使用深亚微米甚至超深亚微米（VDSM，0.25m）技术进行生产，延迟成为必须考虑的因素，加上线间和层间由于间隔很小而导致耦合作用增强等各方面因素，设计验证变的相对困难。(3)SoC的时钟频率高
4、达数百兆，时序关系也错综复杂，容易受到电磁干扰和信号串扰，影响信号完整性。(4)SoC需要在芯片上实现复杂的软硬件功能，功能模块比较复杂，IC设计需要更高的层次。(5)SoC采用软件与硬件并行设计的理念。设计初期没有确定相关功能模块的实现方式，在完成系统功能的定义后，通过分析相关数据利用相应的软硬件划分工具进行划分。基于SoC的特点，传统的设计与测试方法已经难以应付相关的需求，而通过DFT，可以大大提高SoC测试的可控性、可观性、可靠性以及测试速度。所以可测性设计对于SoC测试来说是比较重要的。3.2 可测性设计分类(1)扫描设计扫描设计采用扫描触发器从而增加控制点和观察点来改善电路的可控性和
5、可观性。扫描触发器的结构如下图由Scan-Enable确定电路运行方式，置于测试方式时，用足够的时间周期串行移出测试响应，此时接到触发器的输入成为观察点。扫描设计包括全扫描和部分扫描。全扫描与部分扫描的区别在于全扫描将电路中的所以触发器均换成扫描触发器形成扫描链。扫描设计有助于简化测试，但也有部分缺点，它会增加SoC的面积，也影响测试时间以及测试功耗。(2)边界扫描边界扫描法其实是将扫描路径法扩展到整个板级或者系统级。边界扫描通过在芯片的每一个输入输出引脚添加存储单元来形成一个扫描链，边界扫描方案被IEEE采用为一个标准,即IEEE 1149.1，现在已经成为计算机辅助设计工具的一个重要结构特
6、征。近年来，SoC测试中还常常将边界扫描与内建自测试结合来获取更好的测试效果。(3)内建自测试BIST内建自测试就是在电路内部建立测试生成、施加、分析和测试控制的结构，它不通过外部施加测试源，依靠自身来判断测试结果正确与否，由于SoC比较复杂，所以一些测试方法所花费的成本比较高，BIST可以有效的降低成本。内建自测试的被测电路时钟由系统内部电路提供并控制，所以其测试速度也相对较快。3.3 SoC设计中的验证技术SoC设计流程中，验证是最困难、最重要的阶段，而通过一些技术可以有效的提高SoC的验证功能。（1）模块级验证模块级验证可以和设计并行，从而有效的提高模块的设计质量，利用好模块设计可以帮助
7、工程师快速的定位并分析设计缺陷。高级的设计模块也可以在其他设计中复用，从而提高效率。（2）断言和形式验证断言和形式验证可以提高验证质量。断言技术可以清晰、简洁的描述设计的属性与功能，同时在仿真中快速定位设计缺陷。此外，断言允许利用形式验证工具在缺少测试向量的条件下验证设计模块，从而提高验证质量。（3）Farm技术和覆盖率分析Farm技术可以有效的提升资源利用率，减少测试时间。SoC验证也常用到代码覆盖与功能覆盖，通过大量的仿真，可以得到相应的分析结果。（4）随机测试激励SoC设计中，直接验证技术已经难以完备的进行功能验证的覆盖，所以基于约束的随机测试激励方法几乎在所以的SoC设计中都能够运用到
8、。约束对于随机测试激励环境的效率具有很重要的意义，约束的随机测试激励可在测试中产生各类数据，可以有效的对SoC验证起到相应的辅助作用。4 SoC测试4.1 测试访问机制测试访问机制TAM（Test Access Mechanism）作为SoC上传测试数据的方式，通常分为直接测试访问、基于总线的测试访问、基于透明模型的测试访问等类型。4.2 SoC测试难题SoC系统庞大，功能繁复，传统的ASIC测试难以完成任务。SoC所用的核也并不固定，通常有软核、固核、硬核，由于设计复用，所以测试也相应需要采用类似的复用技术。因为核最终应用场合、集成核的工具和方法未知，所以测试复用是一个技术难题。此外，核测试
9、集成也是一大难点，对于硬核而言，测试方法不能违背芯片级的测试方法，这时就产生了SoC存储、控制、隔离方面的问题。其他的一些测试难题还包括互联逻辑和互连线的测试生成以及测试调度等等。4.3 SoC测试结构当前普遍采用的SoC测试结构是Zorian等提出的SoC核概念性测试结构。它主要由测试源、测试收集、测试存取机构、测试壳等硬件元件，其中IEEE P1500涉及测试壳、测试壳与TAM间借口标准化问题，当前IEEE P1500尚在研究和发展之中。4.4 SoC测试策略SoC测试方案不仅要满足SoC本身测试的要求，还要考虑面积、功率、速度、覆盖率等各种因素。边界扫描是标准化的测试方法，但并非所有的S
10、oC的核都需要边界扫描。通常我们把不具备边界扫描的核变为适应IEEE P1500的核，编制CTL程序来描述在测试壳边界对核的测试。5 SoC测试数据的压缩由于功能模块的高度集成，SoC测试更加复杂，测试的数据量也呈指数级增长。日益增加的测试数据导致测试时间与测试成本急剧的增长。通常解决这类问题的方法主要有测试矢量紧缩技术、内建自测试和基于测试数据的压缩/解压缩技术。其中基于测试数据的压缩/解压缩技术在解决成本问题的同时不降低故障的覆盖率。所以这也是SoC测试中经常运用到的方法。比较常用的测试数据压缩方法有交替一连续长度码、FDR码、Goiomb码、统计码、Huffman码等等，下文简要介绍两种
11、数据压缩方法。5.1 基于FDR算法的测试数据压缩FDR编码码表如上图，它的特征（1）FDR编码分为前缀和后缀两部分，前缀代表分组信息，后缀则代表串长度。（2）每个分组Ax包含码的个数为t（t为2的x次方）个。设游程为N，则所在组i=log2(2+N)是该组的第m(m=N-t+3)个编码。（3）前缀为(x一1)个1与1个0，后缀为x位二进制码。由FDR编码原理我们可以发现FDR编码对连续的0具有较强的压缩能力，从而可以有效的压缩SoC测试的数据量。5.2 基于部分数据块复用的测试数据压缩SoC的数据模块之间存在着可部分复用性，所以我们可以充分利用该特点来提高压缩率。不同数据模块之间的复用类型大
12、致可以分为以下4类 (a)左交叉型，(b)右交叉型，(c)左对称型，(d)右对称型。图中的阴影部分的数据是相容的（数据对应位相同或者无关）。对于相容的数据部分，我们只需要测试其中任一个即可，从而达到压缩的测试数据目的。6 SoC测试未来发展随着消费者对复杂功能的电子产品需求日益增加，SoC发展迅速，而SoC测试也成为了SoC开发设计中的瓶颈，花费了SoC设计的1/3以上的时间与成本。所以SoC测试前景广阔，也是研究人员非常注重的一个环节，一些测试设备也需要有足够的灵活性和适应能力来满足SoC不断增加的类型。集成电路发展迅速，更新换代非常快，所以比较合适的测试系统应该具有单一的平台、模块化，开放式结构等特点。关于SoC测试标准的IEEE P1500 当前仍处于研究发展阶段，所以SoC测试领域还有许多地方值得探索，例如DFT/BIST设计结合、TAM测试策略研发、层次化测试结构复用等等，SoC测试发展前景广阔，但挑战也不少。7 结束语SoC作为VLSI主要发展方向，其测试在整个产品的开发过程中占有的地位越来越重要，随着集成电路的不断发展，各种测试方法和DFT将逐步完善，本文通过简单的论述说明了SoC测试的意义及一些测试上的注意点，相信随着科技的发展，SoC测试体系将更加完善。收集于网络，如有侵权请联系管理员删除
