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1、2020/7/7,1,第2章 EDA工具软件的使用方法,本章概要：本章以Altera公司的Quartus(9.0)为主，介绍EDA工具软件的使用方法，作为EDA设计的基础。通过本章的学习，读者可初步采用QuartusII软件的原理图输入法，设计数字电路和系统，掌握用试验开发系统或开发板对设计电路进行硬件验证的方法。 知识要点： （1）EDA技术的原理图输入设计法。 （2）用原理图输入法实现多层次系统电路的设计。 （3）Quartus 的宏功能模块的使用方法。 （4）Quartus 嵌入式逻辑分析仪的使用方法。,2020/7/7,2,2.1 Quartus II软件的安装,QuartusII 软
2、件的安装比较简单，只要把QuartusII软件光盘放入计算机的光驱中，安装光盘将自动引导完成Quartus II的安装。软件安装结束之后，还必须在软件中指定Altera公司的授权文件（License.dat），才能正常使用Quartus II软件。,2.2 Quartus II软件的主界面,QuartusII软件为适应广大MAX+PLUS 软件应用工程人员的需要，提供了Quartus II和与MAX+PLUS 兼容的两种主界面。下面以Quartus II主界面介绍该软件的使用方法。,2020/7/7,4,2.3 Quartus II的图形编辑输入法,图形编辑输入法也称为原理图输入设计法。用Qu
3、artus II的原理图输入设计法进行数字系统设计时，不需要任何硬件描述语言知识，在具有数字逻辑电路基本知识的基础上，就能可使用Quartus II提供EDA平台，设计数字电路或系统。 为了方便电路设计，设计者首先应当在计算机中建立自己的工程目录（如d:myeda）。将自己的全部EDA设计文件放在文件夹中。 注意：工程文件夹的名称不要使用汉字，最好也不要使用数字。,在Quartus II平台上，使用图形编辑输入法设计电路的操作流程包括编辑（设计输入）、编译、仿真和编程下载等基本过程。用Quartus II图形编辑方式生成的图形文件默认的扩展名为.bdf。 下面以8位加法器adder8的设计为例
4、，介绍Quartus II(9.0)软件使用的基本方法。设计结果用南京伟福实业有限公司的EDA6000试验开发系统（以下简称为EDA6000）和友晶公司的ALTERA DE2开发板（以下简称为DE2开发板）进行硬件验证。,2020/7/7,6,Quartus II输入的基本操作,2020/7/7,7,使用Quartus II设计电路系统之前，需要先建立设计项目（Project）。例如，用图形编辑法设计8位加法器adder8时，需要先建立adder8的设计项目。在Quartus II集成环境下，执行“File”菜单的“New Project Wizard”命令，弹出如图所示的新建设计项目对话框的
5、“New Project Wizard: Directory,Name,TOP-Level Entuty page 1 of 5”页面（新建设计项目对话框共5个页面）。,2.3.1 编辑输入图形设计文件,此页面用于登记设计文件的地址（文件夹）、设计项目的名称和顶层文件实体名。在对话框的第一栏中填入项目所在的文件夹名；第二栏是设计项目名，需要填入新的设计项目名，第三栏是顶层文件实体名，需要填入顶层文件实体的名称。设计项目名和顶层文件实体名可以同名，一般在多层次系统设计中，以与设计项目同名的设计实体作为顶层文件名。,2020/7/7,8,新建项目对话框的第2页面用于增加设计文件，包括顶层设计文件和
6、其他底层设计文件。如果顶层设计文件和其他底层设计文件已经包含在工程文件夹中，则在此页面中将这些设计文件增加到新建项目中。 新建项目对话框第3页面用于设置编程下载的目标芯片的类型与型号。在编译设计文件前，应先选择下载的目标芯片，否则系统将以默认的目标芯片为基础完成设计文件的编译。目标芯片选择应根据支持硬件开发和验证的开发板或试验开发系统上提供的可编程逻辑器件来决定。不同的适配板上的可编程逻辑不同。例如EDA6000可以选择Altera EP1C6适配板来完成硬件验证，适配板上的目标芯片是Cyclone系列EP1C6Q240C8型号的可编程逻辑器件。如果使用DE2开发板来完成实验验证，则应选择Cy
7、clone II系列的EP2C35F672C6为目标芯片（详见附录B）。,2020/7/7,9,新建设计项目对话框的第4页面用于设置第三方EDA工具软件的使用，一般情况下可以设置为“不使用”（在第三方工具软件选择框不出现“”）。 新建设计项目对话框的第5页面用于显示新建设计项目的摘要，用鼠标点击此页面下方的“Finish”按钮，完成新设计项目的建立。,2020/7/7,10,2020/7/7,11,新的项目建立后，在Quartus II集成环境下，执行“File”菜单的“New”命令，在弹出编辑文件类型对话框中，选择 “Block Diagram/Schematic File ”（模块/原理图
8、文件）方式，进入Quartus II图形编辑方式的窗口界面。 若用VHDL文件方式，则选择“VHDL File”。,编辑文件类型对话框,2020/7/7,12,在原理图编辑窗中的任何一个位置上用双击鼠标，弹出一个元件选择窗。,原理图方式,2020/7/7,13,在8位加法器adder8的设计中，将电路设计需要的2个4位加法器74283以及输入、输出元件符号调人图形编辑框中，根据8位加法器设计的原理图，用鼠标完成电路内部的连接以及与输入、输出元件的连接，并将相应的输入元件符号名分别更改为“A7.0”和“B7.0”，把输出元件的名称分更改为“SUM7.0”和“COUT”，如图所示。其中A7.0和B
9、7.0是两个8位加数输入端，SUM7.0是8位和数输出端，COUT是向高位进位输出端。电路设计完成后，用“adder8.bdf ”为文件名保存在工程目录中。,8位加法器的原理图,2020/7/7,14,VHDL语言方式,2020/7/7,15,2.3.2 编译设计图形文件 执行Quartus II主窗口“Processing”菜单的“Start Compilation”命令，或者在工具栏上直接点击编译按钮 ， 开始对adder8.bdf文件进行编译。编译工具的编译过程界面如图2.25所示，编译过程包括分析与综合、适配、编程和时序分析等4个环节。,Quartus II编译状态窗口,2020/7/
10、7,16,2.3.3 仿真设计文件 1. 建立波形文件 执行Quartus II主窗口“File”菜单的“New”命令，在弹出编辑文件类型对话框，选择对话框“Other Files”中的“Vector Waveform File ”方式，进入Quartus II波形编辑方式，弹出新建波形文件编辑窗口界面。,新建波形文件编辑窗口界面,2020/7/7,17,2. 输入信号节点 在波形编辑方式下，执行“Edit”菜单下的“Insert Node or Bus”命令，或在波形文件编辑窗口的“Name”栏中点击鼠标右键，在弹出的快捷菜单中选择“Insert Node or Bus”命令，弹出插入节点或
11、总线（Insert Node or Bus）对话框，。在“Insert Node or Bus”对话窗口中首先点击“Node Finder”键，弹出节点发现者（Node Finder）对话框。,在“Node Finder”对话框的“Filter”栏目中，用选择“Pins:all”项，再点击“Start”按钮，这时在窗口左边的“Nodes Found:”（节点建立）框中将列出该设计项目的全部信号节点。若在仿真中需要观察全部信号的波形，则点击窗口中间的“”按钮；若在仿真中只需要观察部分信号的波形，则首先用鼠标左键将信号名点黑选中，然后点击窗口中间的“”按钮，选中的信号即进入到窗口右边的“Selec
12、ted Nodes:”（被选择的节点）框中。如果需要删除“Selected Nodes:”框中的节点信号，也可以用鼠标将其选中，然后点击窗口中间的“”按钮。节点信号选择完毕后，点击“OK”按钮。,2020/7/7,18,3. 设置波形参量 Quartus II默认的仿真时间域是1s，如果需要更长时间观察仿真结果，可执行“Edit”命令菜单中的“End Time”选项，在弹出的如图所示的“End Time”（设置仿真时间域）对话框中，输入适当的仿真时间域（如10s），后点击“OK”按钮完成设置。,设置仿真时间域对话框,2020/7/7,19,4. 编辑输入信号 为输入信号编辑测试电平或数据的示意
13、图如图所示。仿真编辑窗口的左侧各种功能选择按钮的主要功能及使用方法如下：,2020/7/7,20,5. 波形文件存盘 执行“File”选项的“Save”命令，完成波形文件的存盘。 6. 运行仿真器 执行“Processing”中的“Start Simulation”命令，对设计电路进行仿真。,8位加法器的仿真波形,2020/7/7,21,2020/7/7,22,练习 6位计数器的验证,练习内容： 根据给定的程序，在quartusII软件上仿真验证计数器功能的正确性； 在给定的程序上进行修改，使其成为计数上限可设置的计数器，并仿真验证；,LIBRARY ieee; USE ieee.std_lo
14、gic_1164.all; USE ieee.std_logic_signed.all; USE IEEE.STD_LOGIC_ARITH.ALL; ENTITY count6 IS PORT ( cin: IN STD_LOGIC ; -进位输入 clock: IN STD_LOGIC ;-时钟 modulus : IN STD_LOGIC_VECTOR (5 DOWNTO 0);-计数上限 cout: OUT STD_LOGIC ;-进位输出 q: OUT STD_LOGIC_VECTOR (5 DOWNTO 0)-计数输出 ); END count6;,ARCHITECTURE SYN
15、OF count6 IS SIGNAL s_count: STD_LOGIC_VECTOR (5 DOWNTO 0); BEGIN PROCESS(clock) BEGIN IF clockEVENT AND clock=1 THEN IF cin=1 THEN IF s_count 23 THEN s_count = s_count + 1; ELSE s_count= CONV_STD_LOGIC_VECTOR(0,6); cout = 1; END IF; ELSE cout = 0; END IF; END IF; END PROCESS; q = s_count; END SYN;,
16、2.3.4 编程下载设计文件 编程下载是指将设计处理中产生的编程数据文件通过EDA软件放到具体的可编程逻辑器件中去的过程。对CPLD器件来说是将JED文件下载（Down Load）到CPLD器件中去，对FPGA来说是将位流数据BG文件配置到FPGA中去。 编程下载需要可编程逻辑器件的开发板或试验开发系统支持。,1基于EDA6000的编程下载过程 EDA6000的结构与功能可参见本书的附录A的叙述，这里仅以8位加法器的设计实例，介绍基于EDA6000的编程下载过程。EDA6000的操作过程其过程包括设置试验模式、引脚锁定、编程下载和硬件验证4个部分。,2020/7/7,25,（1）设置实验模式 用EDA方式设计的电路的最终目的，是得到满足设计功能的硬件电路，在将设计电路编程下载到目标芯片之前，需要进行引脚锁定。引脚锁定就是根据目标芯片的引脚分布规则，确定设计电路的输入和输出端口与目标芯片的连接关系，即把哪一条设计电路的输入/输出端口，连接到目标芯片的哪一只引脚（Pin）上。,在进行目标芯片的引
