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1、 成成 绩绩 评评 定定 表表 学生姓名 班级学号 专 业 课程设计 题目 Y=A+B(C+D) 的电路和版图设 计 评 语 组长签字： 成绩 A+B(C+D) 日期 年 月 日 课程设计任务书课程设计任务书 学 院信息科学与工程学院专 业 学生姓名 班级学号 课程设计题目 Y=A+B(C+D) 的电路和版图设计 实践教学要求与任务实践教学要求与任务: : 1、学习和掌握 tanner 软件的设计流程 2、熟悉 Y=A+B(C+D)工作原理，根据电路原理图，绘制版图，设计仿真网表文件， 利用仿真工具完成电路分析流程。 3、完成全部设计内容，撰写设计报告。 工作计划与进度安排工作计划与进度安排:
2、 : 第一周 周一：教师布置课设任务，学生收集资料，做方案设计。 周二：熟悉软件操作方法。 周三四：画电路图 周五：电路仿真。 第二周 周一二：画版图。 周三：版图仿真。 周四：验证。 周五：写报告书，验收。 指导教师： 年 月 日 专业负责人： 年 月 日 学院教学副院长： 年 月 日 目录 1绪 论.1 1.1 设计背景.1 1.2 设计目标.1 2 Y=A+B（C+D）的电路和版图设计.3 2.1 电路原理图.3 2.2 Y=A+B(C+D) 的电路仿真观察波形.4 2.3 Y=A+B(C+D) 的版图绘制.5 2.4 Y=A+B(C+D) 的版图仿真观察波形.5 2.5 LVS 检查匹
3、配.6 总 结.8 参考文献.9 附录一 电路原理图网表.10 附录二 版图图网表.10 1 绪 论 1.1 设计背景 随着集成电路技术的日益进步，使得计算机辅助设计（CAD）技术已成为电 路设计师不可缺少的有力工具1。国内外电子线路 CAD 软件的相继推出与版本 更新，使 CAD 技术的应用渗透到电子线路与系统设计的各个领域，如芯片版图 的绘制、电路的绘图、模拟电路仿真、逻辑电路仿真、优化设计、印刷电路板 的布线等。CAD 技术的发展使得电子线路设计的速度、质量和精度得以保证2。 在众多的 CAD 工具软件中，Spice 程序是精度最高、最受欢迎的软件工具， tanner 是用来 IC 版图
4、绘制软件，许多 EDA 系统软件的电路模拟部分是应用 Spice 程序来完成的，而 tanner 软件是一款学习阶段应用的版图绘制软件，对 于初学者是一个上手快，操作简单的 EDA 软件。 Tanner 集成电路设计软件是由 Tanner Research 公司开发的基于 Windows 平台的用于集成电路设计的工具软件。该软件功能十分强大，易学易用，包括 S-Edit，T-Spice，W-Edit，L-Edit 与 LVS，从电路设计、分析模拟到电路布局 一应俱全。其中的 L-Edit 版图编辑器在国内应用广泛，具有很高知名度。 L-Edit Pro 是 Tanner EDA 软件公司所出品
5、的一个 IC 设计和验证的高性能 软件系统模块，具有高效率，交互式等特点，强大而且完善的功能包括从 IC 设 计到输出，以及最后的加工服务，完全可以媲美百万美元级的 IC 设计软件。L- Edit Pro 包含 IC 设计编辑器(Layout Editor)、自动布线系统(Standard Cell Place * TDB File: D:tannerLIElie.tdb * Cell: Cell0Version 1.67 * Extract Definition File: .LEdit90SamplesSPRexample1lights.ext * Extract Date and Tim
6、e: 07/05/2013 - 09:38 .include D:tannerTSpice70modelsml2_125.md * Warning: Layers with Unassigned AREA Capacitance. * * * * * * * Warning: Layers with Unassigned FRINGE Capacitance. * * * * * * * * * Warning: Layers with Zero Resistance. * * * * * NODE NAME ALIASES * 1 = C (38,-35) * 2 = D (30.5,-35
7、) * 3 = B (22,-34.5) * 4 = A (14,-34.5) * 5 = GND (8.5,-18.5) * 6 = Vdd (9.5,37.5) * 7 = Y (58.5,7.5) *.include D:tannerTSpice70modelsml2_125.md *.options probefilename=D:tannerLIEModule0.dat *+ probesdbfile=D:tannerLIELIE.sdb *+ probetopmodule=Module0 *.param l=0.5u *Vdd Vdd Gnd 5 *.tran/op 10n 800
8、n method=bdf *.print tran v(A) v(B) v(C) v(D) v(Y) *va A GND PULSE (0 5 400n 0.1n 0.1n 400n 800n) *vb B GND PULSE (0 5 210n 0.1n 0.1n 200n 400n) *vc C GND PULSE (0 5 90n 0.1n 0.1n 100n 200n) *vd D GND PULSE (0 5 50n 0.1n 0.1n 50n 100n) M1 9 C 10 Vdd PMOS L=2u W=6u * M1 DRAIN GATE SOURCE BULK (38 16
9、40 22) M2 10 D Y Vdd PMOS L=2u W=6u * M2 DRAIN GATE SOURCE BULK (30 16 32 22) M3 Y B 9 Vdd PMOS L=2u W=6u * M3 DRAIN GATE SOURCE BULK (22 16 24 22) M4 9 A Vdd Vdd PMOS L=2u W=6u * M4 DRAIN GATE SOURCE BULK (14 16 16 22) M5 8 C GND GND NMOS L=2u W=6u * M5 DRAIN GATE SOURCE BULK (38 -11 40 -5) M6 GND
10、D 8 GND NMOS L=2u W=6u * M6 DRAIN GATE SOURCE BULK (30 -11 32 -5) M7 8 B Y GND NMOS L=2u W=6u * M7 DRAIN GATE SOURCE BULK (22 -11 24 -5) M8 Y A GND GND NMOS L=2u W=6u * M8 DRAIN GATE SOURCE BULK (14 -11 16 -5) * Total Nodes: 10 * Total Elements: 8 * Total Number of Shorted Elements not written to the SPICE file: 0 * Extract Elapsed Time: 0 seconds .END
