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1、 龙芯2F处理器用户手册 中国科学院计算技术研究所中国科学院计算技术研究所 意法半导体公司意法半导体公司 2007 年年 5 月月 I 目 录 目 录 I 图目录 VII 表目录 IX 1 龙芯 2F 处理器微体系结构 1 1 1 龙芯系列微处理器介绍 1 1 2 龙芯 2F 处理器微体系结构概述 1 1 3 取指和分支预测 3 1 4 寄存器重命名 4 1 5 指令发射和读寄存器 5 1 6 指令执行和功能部件 5 1 7 指令提交和 Reorder 队列 6 1 8 转移取消和转移队列 7 1 9 存储访问与存储管理 7 1 10 龙芯 2F 结构小结 9 2 龙芯 2F 处理器指令集概述
2、 11 3 内存管理 17 3 1 快速查找表 TLB 17 3 1 1 JTLB 17 3 1 2 指令 TLB 17 3 1 3 命中和失效 18 3 1 4 多项命中 18 3 2 处理器模式 18 3 2 1 处理器工作模式 18 3 2 2 地址模式 19 3 2 3 指令集模式 19 3 2 4 尾端模式 19 3 3 地址空间 19 3 3 1 虚拟地址空间 19 3 3 2 物理地址空间 19 3 3 3 虚实地址转换 19 3 3 4 用户地址空间 21 3 3 5 管理地址空间 22 3 3 6 内核地址空间 23 3 4 系统控制协处理器 25 3 4 1 TLB 表项的
3、格式 25 3 4 2 CP0 寄存器 27 II 3 4 3 虚拟地址到物理地址的转换过程 27 3 4 4 TLB 失效 28 3 4 5 TLB 指令 29 3 4 6 代码例子 29 4 Cache 的组织和操作 31 4 1 Cache 概述 31 4 1 1 非阻塞 Caches 31 4 1 2 替换策略 32 4 1 3 Cache 的参数 32 4 2 一级指令 Cache 32 4 2 1 指令 Cache 的组织 32 4 2 2 指令 Cache 的访问 33 4 3 一级数据 Cache 34 4 3 1 数据 Cache 的组织 34 4 3 2 数据 Cache
4、的访问 35 4 3 3 数据 Cache 失效的处理 35 4 4 二级 Cache 36 4 4 1 二级 Cache 的组织 36 4 4 2 二级 Cache 的访问 36 4 5 Cache 算法和 Cache 一致性属性 37 4 5 1 非高速缓存 Uncached 一致性代码 2 37 4 5 2 非一致性高速缓存 Cacheable Noncoherent 一致性代码 3 37 4 5 3 非高速缓存加速 Uncached Accelerated 一致性代码 7 37 4 6 Cache 的维护 38 5 CP0 控制寄存器 39 5 1 Index 寄存器 0 40 5 2
5、 Random 寄存器 1 40 5 3 EntryLo0 2 以及 EntryLo1 3 寄存器 41 5 4 Context 4 42 5 5 PageMask 寄存器 5 42 5 6 Wired 寄存器 6 43 5 7 BadVAddr 寄存器 8 44 5 8 Count 寄存器 9 以及 Compare 寄存器 11 44 5 9 EntryHi 寄存器 10 44 5 10 Status 寄存器 12 45 5 11 Cause 寄存器 13 47 5 12 Exception Program Counter 寄存器 14 48 5 13 Processor Revision
6、Identifier PRID 寄存器 15 49 5 14 Config 寄存器 16 49 III 5 15 Load Linked Address LLAddr 寄存器 17 50 5 16 Watch 寄存器 18 50 5 17 Xcontext 寄存器 20 51 5 18 Diagnostic 寄存器 22 51 5 19 Performance Counter 寄存器 24 25 52 5 20 TagLo 28 和 TagHi 29 寄存器 54 5 21 ErrorEPC 寄存器 30 55 5 22 CP0 指令 55 6 处理器例外 57 6 1 例外的产生及返回 57
7、 6 2 例外向量位置 57 6 3 TLB 重填例外向量选择 57 6 4 例外优先级 58 6 5 冷重置例外 58 6 6 NMI 例外 59 6 7 地址错误例外 59 6 8 TLB 例外 60 6 9 TLB 重填例外 60 6 10 TLB 无效例外 61 6 11 TLB 修改例外 62 6 12 总线错误例外 63 6 13 整型溢出例外 63 6 14 陷阱例外 64 6 15 系统调用例外 64 6 16 断点例外 65 6 17 保留指令例外 65 6 18 协处理器不可用例外 66 6 19 浮点例外 66 6 20 Watch 例外 67 6 21 中断例外 67
8、7 浮点部件 69 7 1 概述 69 7 2 FPU 编程模型 70 7 2 1 浮点寄存器 70 7 2 2 浮点控制寄存器 70 7 3 浮点部件指令集概述 73 7 4 浮点部件格式 74 7 4 1 浮点格式 74 7 4 2 多媒体指令格式 76 7 5 FPU 指令流水线概述 77 IV 7 6 浮点例外处理 77 8 特权指令 83 8 1 CP0 传输指令 83 8 1 1 DMFC0 指令 83 8 1 2 DMTC0 指令 84 8 1 3 MFC0 指令 84 8 1 4 MTC0 指令 85 8 1 5 用户态可用的 CP0 传输指令 85 8 2 TLB 控制指令
9、85 8 2 1 TLBP 指令 85 8 2 2 TLBR 指令 86 8 2 3 TLBWI 指令 87 8 2 4 TLBWR 指令 87 8 2 5 ERET 指令 88 8 2 6 CACHE 指令 88 9 地址窗口配置模块 93 10 DDR2 SDRAM 控制器配置 95 10 1 DDR2 SDRAM 控制器功能概述 95 10 2 DDR2 SDRAM 读操作协议 96 10 3 DDR2 SDRAM 写操作协议 96 10 4 DDR2 SDRAM 参数配置格式 97 11 集成 IO 控制器 107 11 1 IO 控制器功能概述 107 11 1 1 PCIX 控制器
10、 108 11 1 2 TU Local UT IO控制器 109 11 1 3 中断控制器 110 11 1 4 PCI PCIX 仲裁器 111 11 1 5 显示加速 111 11 2 寄存器描述 112 11 2 1 IO 控制寄存器 112 11 2 2 显示加速控制寄存器 117 12 性能优化 120 12 1 用户指令的延迟和循环间隔 120 12 2 指令扩充 121 12 3 指令流 121 12 3 1 指令对齐 122 12 3 2 转移指令的处理 122 12 3 3 指令流密度的提高 123 12 3 4 指令调度 123 V 12 4 存储器访问 123 12 5
11、 其他提示 124 13 龙芯 2F 与传统 MIPS 及 MIPS64 ISA 的差异 125 附录 A 龙芯新的整型指令 127 附录 B 龙芯新的浮点指令 140 VII 图目录 图 1 1 龙芯 2F 体系结构框图 3 图 2 1 CPU 指令格式 11 图 3 1 虚实地址转换概览 20 图 3 2 64 位模式虚拟地址转换 21 图 3 3 用户模式下用户虚拟地址空间概况 21 图 3 4 管理模式下用户空间和管理空间 22 图 3 5 内核模式下的用户 管理 内核地址空间概况 24 图 3 6 TLB 表项 25 图 3 7 PageMask 寄存器 26 图 3 8 Entry
12、Hi 寄存器 26 图 3 9 EntryLo0 和 EntryLo1 寄存器 26 图 3 10 TLB 地址转换 28 图 4 1 指令 Cache 的组织 33 图 4 2 指令 Cache 行格式 33 图 4 3 指令 Cache 访问 33 图 4 4 数据缓存的组织结构 34 图 4 5 数据 Cache 行格式 35 图 4 6 数据 Cache 访问 35 图 4 7 二级 Cache 访问 36 图 5 1 Index 寄存器 40 图 5 2 Random 寄存器 41 图 5 3 EntryLo0 和 EntryLo1 寄存器 41 图 5 4 Context 寄存器
13、42 图 5 5 PageMask 寄存器 42 图 5 6 Wired 寄存器界限 43 图 5 7 Wired 寄存器 43 图 5 8 BadVAddr 寄存器 44 图 5 9 Count 寄存器和 Compare 寄存器 44 图 5 10 EntryHi 寄存器 45 图 5 11 Status 寄存器 45 图 5 12 Cause 寄存器 47 图 5 13 EPC 寄存器 48 图 5 14 Processor Revision Identifier 寄存器 49 VIII 图 5 15 Config 寄存器 49 图 5 16 Watch 寄存器 50 图 5 17 XCo
14、ntext 寄存器 51 图 5 18 Diagnostic 寄存器 51 图 5 19 性能计数器寄存器 52 图 5 20 TagLo 和 TagHi 寄存器 P cache 54 图 5 21 ErrorEPC 寄存器 55 图 7 1 龙芯 2F 体系结构中功能单元的组织构成 69 图 7 2 浮点控制 状态寄存器 71 图 7 3 浮点格式 75 图 7 4 包裹的无符号半字格式 77 图 7 5 包裹的有符号半字格式 77 图 10 1 DDR2 SDRAM 行列地址与 CPU 物理地址的转换 95 图 10 2 DDR2 SDRAM 读操作协议 96 图 10 3 DDR2 SD
15、RAM 写操作协议 96 图 11 1 IO 控制器结构 107 图 11 2 配置读写总线地址生成 109 图 11 3 TU Local UT IO读时序 109 图 11 4 TU Local UT IO写时序 110 图 11 5 显示加速模块数据通路 111 IX 表目录 表 2 1 CPU 指令集 访存指令 12 表 2 2 CPU 指令集 算术指令 ALU 立即数 13 表 2 3 CPU 指令集 算术指令 3 操作数 R 型 13 表 2 4 CPU 指令集 乘法和除法指令 14 表 2 5 CPU 指令集 跳转和分支指令 14 表 2 6 CPU 指令集 移位指令 15 表
16、2 7 CPU 指令集 特殊指令 15 表 2 8 CPU 指令集 异常指令 16 表 2 9 CPU 指令集 CP0 指令 16 表 3 1 处理器的工作模式 19 表 3 2 TLB 页的 C 位的值 26 表 3 3 内存管理相关的 CP0 寄存器 27 表 3 4 TLB 指令 29 表 4 1 Cache 参数 32 表 4 2 龙芯 2FCache 的一致性属性 37 表 5 1 CP0 寄存器 39 表 5 2 Index 寄存器各域描述 40 表 5 3 Random 寄存器各域 41 表 5 4 EntryLo 寄存器域 41 表 5 5 Context 寄存器域 42 表 5 6 不同页大小的掩码 MASK 值 43 表 5 7 Wired 寄存器域 44 表 5 8 EntryHi 寄存器域 45 表 5 9 Status 寄存器域 45 表 5 10 Cause 寄存器域 47 表 5 11 Cause 寄存器的 ExcCode 域 48 表 5 12 PRId 寄存器域 49 表 5 13 Config 寄存器域 50 表 5 14 Watch 寄存器域 50
