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1、JINGGANGSHAN UNIVERSITYEDA技术课程作业 学 院：电子与信息工程学院 专 业：电子信息科学与技术 姓 名： 班 级： 11电专 学 号： 指导老师： 过继红 目录Quartus II设计作业（实验一）1实验名称：3-8译码器1Quartus II设计作业（实验二）7实验名称：四选一多路选择器7Quartus II设计作业（实验三）13实验名称：十进制加法计数器13Quartus II设计作业（实验四）15实验名称：LPM计数器模块使用方法15Quartus II设计作业（实验五）20实验名称：ADC0809 采样状态机20Quartus II设计作业（实验六）23实验名
2、称：序列检测器设计23Quartus II设计作业（实验七）26实验名称：八位乘法累加器26Quartus II设计作业（实验八）28实验名称：全加器28Quartus II设计作业（实验九）30实验名称：LPM随机存储器的设置和使用30Quartus II设计作业（实验十）31实验名称：LPM_ROM的定制和使用范例31Quartus II设计作业（实验十一）32实验名称：LPM嵌入式锁相环调用33Quartus II设计作业（实验十二）34实验名称：FIFO定制34Quartus II设计作业（实验十三）35实验名称：NCO核数控振荡器使用方法35Quartus II设计作业（实验十四）3
3、7实验名称：使用IP core 设计FIR滤波器37Quartus II设计作业（实验十五）38实验名称：二选一数据选择器38Quartus II设计作业（实验十六）39实验名称：状态机图形编辑设计39Quartus II设计作业（实验十七）42实验名称：时钟42Quartus II设计作业（实验十八）44实验名称：交通灯45Quartus II设计作业（实验一）班级：11电专班 姓名： 学号：110921012实验名称：3-8译码器一、实验步骤原理图编辑输入流程1打开原理图编辑窗2建立一个初始原理图3原理图文件存盘4建立原理图文件工程 打开并新建工程管理窗口 将设计文件加入工程中 选择目标芯
4、片 工具选择 结束设置5绘制原理图6原理图编译全程编译后无错信息报告时序仿真1、 打开波形编辑器激励信号波形编辑窗口2、 设置仿真时间区域3、 波形文件存盘4、 将工程的端口信号节点选入波形编辑器中5、 编辑输入波形6、 仿真器参数设置7、 启动仿真器8、 观察仿真结果仿真结果：由仿真波形可以看出，a,b, c三个输入端，和D0-D7八个输出端，二进制译码。Quartus II设计作业（实验二）班级：11电专班 姓名： 学号：110921012实验名称：四选一多路选择器一用IF_ELSE语句的表达方式写的VHDL程序如下：1 四选一多路选择器的VHDL描述如下：library ieee;use
5、 ieee.std_logic_1164.all;entity mux41 is port ( input:in std_logic_vector(3 downto 0); sel:in std_logic_vector(1 downto 0); y:out std_logic);end mux41;architecture rtl of mux41 is begin process(input,sel) begin if (sel=00) then y=input(0); elsif (sel=01) then y=input(1); elsif (sel=10) then y=input(
6、2); else y=input(3); end if; end process;end rtl;2 四选一多路选择器的电路仿真波形图如下图一所示：图一 四选一多路选择器的电路仿真波形图由上图可知：当sel=11时，y=intput3；当sel=10时，y=intput2；当sel=01时，y=intput1；当sel=00时，y=intput0；实现了四选一功能。3 四选一多路选择器的引脚图如下图二：图二 四选一多路选择器的引脚图4 编译结果如下图三：图三 编译结果5 RTL电路图结果如下图四：图四 RTL电路图二用CASE语句的表达方式写的VHDL程序如下：1 四选一多路选择器的VHDL描
7、述如下：library ieee;use ieee.std_logic_1164.all;entity mux41a is port(s1,s2: in std_logic; a,b,c,d: in std_logic; z: out std_logic);end entity mux41a;architecture art of mux41a is signal s:std_logic_vector(1 downto 0); begin szzzzz=null; end case; end process;end art; 2 四选一多路选择器的电路仿真波形图如下图五所示：图五 四选一多路选
8、择器的电路仿真波形图 由上图可知（s=s1&s2）：当s=00时，z=a；当s=01时，z=b；当s=10时，z=c；当s=11时，z=d；实现了四选一功能。3 四选一多路选择器的引脚图如下图六：图六 四选一多路选择器的引脚图4 编译报告如下图七：图七 编译报告5 RTL电路图如下图七所示：图八 RTL电路图3 用WHEN_ELSE语句的表达方式写的VHDL程序如下：1 四选一多路选择器的VHDL描述如下：library ieee;use ieee.std_logic_1164.all;entity mux41c is port(i0, i1, i2, i3, a, b : in std_lo
9、gic; q : out std_logic); end mux41c;architecture rtl of mux41c is signal sel : std_logic_vector (1 downto 0); begin sel=b & a; q=i0 when sel =00 else i1 when sel = 01 else i2 when sel =10 else i3 when sel = 11;end rtl; 2 编译报告如下图八所示：图九 编译报告3 四选一多路选择器的引脚图如下图九所示：图十 引脚图4 四选一多路选择器的RTL电路图如下图十所示：图十一 RTL电路图5 四选一多路选择器的仿真波形图如下图十一所示：图十一 仿真波形图 由上图可知（sel0); 复位低电平时，计数寄存器清0 ELSIF CLKEVENT AND CLK=1 THEN 测试时钟上升沿IF EN=1 THEN 计数使能高电平，允许计数 IF (LOAD=0) THEN Q:=DATA; ELSE预置控制低电平，允许加载 IF Q0); 否则计数清0 END IF; END IF; END IF; END IF; IF Q=1001 THEN COUT=1; 当计数为9时，进位输出1 ELSE COUT=0; 否则进位输出0
