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1、第五章 总线及其形成,第5章 总线及其形成 1. 总线定义及分类2. 几种常用芯片3. 8086的引脚功能及时序4. 系统总线的形成5. 8088与8086的差异,本教案内容,5.1.1 总线定义,总线是一组公用导线，是计算机系统的重要组成部分。是传输数据、地址和控制信息的公共通道。标准化总线简化软、硬件设计简化系统结构易于系统扩展便于系统更新便于调试和维修,5.1.2 总线的分类,总线按连接对象分为：内总线和外总线；总线按传输信息的种类分为：数据总线、地址总 线和控制总线；总线按握手技术和联络方式分为：同步传输总线 和异步传输总线总线按传输格式分为：并行总线和串行总线；总线按功能层次分为：片
2、内总线、元件级总线 系统总线、通信总线,系统总线（板级总线）,定义：连接微处理器、主存储器和I/O接口系统部件的信息通路。 STD总线（Pro-Log)：通用标准总线，8位/16位系统总线PC/XT总线(Intel)：Intel微机系统总线，8位数据总线，20位地址总线(1M) ISA扩展总线：速度是PC/XT的两倍；16位数据总线， 24位地址总线(16M)EISA扩展总线(Compaq) ：32位数据总线， 32位地址总线(4G) MCA总线(IBM): 微通道结构总线，32位数据总线PCI总线(Intel)：高性能(32位数据、地址总线，并可升级到64位），向下兼容，负载多，寿命长，使用
3、方便，数据完整，软件兼容,在系统总线形成中，经常要使用芯片： 三态门 双向三态门 带有三态门输出的锁存器,5.2 几种常用芯片,1. 三态门 典型芯片74LS244 三态门的输出Y由G控制,5.2 几种常用芯片,74LS244逻辑及引脚,74LS244功能,在实际应用中可作为地址总线或控制总线的驱动芯片，也可用为输入端口的接口芯片。,5.2 几种常用芯片,高 阻,2. 双向三态门 典型芯片74LS245,G1时，A组和B组均为三态G0时，DIR控制数据方向,5.2 几种常用芯片,74LS245逻辑及引脚,74LS245功能,在实际应用中可作为数据总线双向驱动器、地址总线或控制总线单向驱动以及输
4、入端口的接口芯片。,5.2 几种常用芯片,3. 带有三态门输出的锁存器 典型芯片74LS373,时序关系：,5.2 几种常用芯片,74LS373逻辑及引脚,74LS373功能,在实际应用中可作为地址总线或控制总线单向驱动锁存以及输出端口的接口芯片。,5.2 几种常用芯片,第5章 总线及其形成 1. 总线定义及分类2. 几种常用芯片3. 8086的引脚功能及时序4. 系统总线的形成5. 8088与8086的差异,下一节,构成微型计算机系统的核心硬件是微处理器。由CPU引脚信号构成系统总线，如图所示,5.3 8086的引脚功能与时序,5.3 8086的引脚功能与时序,8086引脚信号,工作方式控制
5、线。,MN/MX=,1（接+5V）工作于最小方式0（接地） 工作于最大方式,1、MN/MX（输入）,最小方式： 适合用于由单处理器组成的小系统。在这种方式中，8086CPU引脚直接产生存储器或I/O读写的所有控制信号。,最大方式：适合用于实现多处理器系统，在这种方式中，8086CPU不直接提供存储器或I/O读写的所有控制信号，而是将当前要执行的传送操作类型编码为三个状态位（S2,S1,S0）输出，由外部的总线控制器8288对状态信号进行译码产生相应的控制信号。,5.3 8086的引脚功能与时序,系统复位信号,2.RESET（输入）,系统复位:至少保持4个时钟周期的高电平；RESET 信号有效时
6、， CPU清除IP、DS、ES、 SS、PSW、指令队列；置CS为0FFFFH。,5.3 8086的引脚功能与时序,计算机系统复位后的启动物理地址为：0FFFF0H,5.3 8086的引脚功能与时序,时钟信号输入端,3.CLK（输入）,时钟信号占空比为33%，效率最高,在总线周期的T1状态输出地址信号；,5.3 8086的引脚功能与时序,分时复用的地址/数据总线,4.AD15-AD0（输入/输出，三态）,在T2T4状态输出或输入数据。,5.3 8086的引脚功能与时序,分时复用的地址/状态信号线,5.A19/S6 A16/S3 （输出，三态）,在T1状态输出地址信号；,在T2T4状态输出状态信
7、息。,5.3 8086的引脚功能与时序,6.BHE/S7 （输出，三态）,分时复用的地址/状态信号线,高电平表示地址线的地址信息有效。利用它的下降沿把地址信号和BHE信号锁存在地址锁存器（例如74LS373）中。,5.3 8086的引脚功能与时序,7.ALE（输出）,地址锁存允许信号,地址总线形成,5.3 8086的引脚功能与时序,数据总线是双向的； DT/R 控制数据传输方向； DEN 控制数据有效时间。,5.3 8086的引脚功能与时序,低电平：表示CPU接收数据（读操作）高电平：表示CPU发送数据（写操作）在数据总线形成中，用于控制双向缓冲器74LS245的传送方向。,8.DT/ R（输
8、出，三态）,数据收/发信号,5.3 8086的引脚功能与时序,低电平：表示接收或发送的数据有效；高电平：表示数据无效；在数据总线形成中，DEN用作为数据双向收发器74LS245的输出允许控制信号,9.DEN（输出，三态）,数据允许信号,5.3 8086的引脚功能与时序,CPU存储数据操作（写）,5.3 8086的引脚功能与时序,CPU读取数据操作（读）,浮动状态：CPU先输出地址，再输入数据，复用总线上，由输出状态转换成输入状态！,数据总线形成,5.3 8086的引脚功能与时序,总线周期,5.3 8086的引脚功能与时序,低电平：表示CPU正在从存储器或I/O端口寄存器读取数据； T2T4状态
9、有效。,10.RD（输出，三态）,读信号,5.3 8086的引脚功能与时序,低电平：表示CPU正在执行向存储器或I/O端口进行输出操作；T2T4状态有效。,11.WR（输出，三态）,写信号,5.3 8086的引脚功能与时序,高电平： CPU访问存贮器低电平：CPU访问I/O端口在Intel 8088中，该引脚定义为IO/M，极性与8086的M/IO反相。,12.M/IO（输出，三 态）,存储器与I/O端口区分信号,5.3 8086的引脚功能与时序,写总线周期,5.3 8086的引脚功能与时序,读总线周期,5.3 8086的引脚功能与时序,其它控制信号,5.3 8086的引脚功能与时序,高电平：
10、表示存储器或I/O端口准备就绪；低电平：表示存储器或I/O端口未准备好；,13.READY（输入）,准备好信号,CPU在T3 状态检测READY信号，如果READY为低电平，则插入等待状态Tw，同时再次检测READY信号，直到READY为高电平，则进入T4状态，完成本次总线周期。,5.3 8086的引脚功能与时序,高电平：CPU继续处于等待状态；低电平：CPU执行下一条指令。,14.TEST（输入）,测试信号,当CPU执行WAIT指令的操作时，每隔5个时钟周期对TEST输入端进行一次测试：,5.3 8086的引脚功能与时序,CPU有两类硬件中断：非可屏蔽中断： NMI可屏蔽中断： INTR，I
11、NTA,5.3 8086的引脚功能与时序,条件：NMI出现上升沿动作：CPU在执行完现行指令后，立即进入中断服务子程序。注意：CPU中断响应不受标志寄存器中断允许标志位IF状态的影响。,15.NMI（输入）,非可屏蔽中断请求输入信号,5.3 8086的引脚功能与时序,可屏蔽中断请求输入信号,16.INTR（输入）,条件：INTR高电平 IF1动作：CPU发出中断响应信号；从外设读取中断类型号；进入中断服务子程序。注意： CPU对可屏蔽中断的响应受中断允许标志位IF状态的影响。,5.3 8086的引脚功能与时序,在相邻的两个总线周期中输出两个负脉冲,17.INTA（输出）,中断响应信号,通知外设
12、，其中断请求被接收,由外设向CPU提供中断类型号,5.3 8086的引脚功能与时序,CPU总线使用权可以由外设控制总线申请信号： HOLD总线授予信号： HLDA,5.3 8086的引脚功能与时序,高电平有效；总线请求响应过程：,18.HOLD（输入）,总线申请信号,5.3 8086的引脚功能与时序,总线请求响应过程：外部设备向CPU发出总线使用请求（HOLD高电平）；CPU让出总线控制权，给出HLDA信号；外部设备撤消HOLD信号，CPU恢复对总线的控制权。,5.3 8086的引脚功能与时序,19.HLDA（输出）,总线授予信号,高电平有效；CPU让出总线控制权，使CPU所有具有三态的引脚处
13、于高阻状态；HLDA信号与HOLD信号配合使用。,5.3 8086的引脚功能与时序,T1,T4 或,CLK,HOLD,HLDA,总线请求和总线授予时序,8086 最小方式系统总线结构,5.3 8086的引脚功能与时序,系统总线,MN,/,MX,CLK,READY,RESET,TEST,HOLD,HLDA,M,/,IO,WR,RD,ALE,BHE,NMI,INTR,INTA,+,5,V,时钟,8284,A,READY,8086,CPU,G,74,LS,373,OE,锁存器,BHE,A,19,A,16,AD,15,AD,0,DT,/,R,DEN,DIR,OE,74,LS,245,收发器,数据总线,D,15,D,0,地址总线,A,19,A,0,控制总线,8086 最小方式系统总线结构,5.3 8086的引脚功能与时序,作 业,第182页5.5题 5.11题,
