《数字逻辑与EDA设计实验4-8实验报告》由会员分享，可在线阅读，更多相关《数字逻辑与EDA设计实验4-8实验报告（66页珍藏版）》请在金锄头文库上搜索。
1、 _计算机_学院_网络工程_专业_3_班_组、学号_3111006403_姓名 许树炯 协作者_ 教师评定_实验题目_基于Libra的数字逻辑设计仿真及验证实验_1、 熟悉EDA工具的使用；仿真基本门电路。2、 仿真组合逻辑电路。3、 仿真时序逻辑电路。4、 基本门电路、组合电路和时序电路的程序烧录及验证。5、 数字逻辑综合设计仿真及验证。实验报告1、基本门电路一、实验目的1、了解基于Verilog的基本门电路的设计及其验证。2、熟悉利用EDA工具进行设计及仿真的流程。3、学习针对实际门电路芯片74HC00、74HC02、74HC04、74HC08、74HC32、74HC86进行Verilog
2、HDL设计的方法。二、实验环境Libero仿真软件。三、实验内容1、掌握Libero软件的使用方法。2、进行针对74系列基本门电路的设计，并完成相应的仿真实验。3、参考教材中相应章节的设计代码、测试平台代码（可自行编程），完成74HC00、74HC02、74HC04、74HC08、74HC32、74HC86相应的设计、综合及仿真。4、提交针对74HC00、74HC02、74HC04、74HC08、74HC32、74HC86（任选一个）的综合结果，以及相应的仿真结果。四、实验结果和数据处理1、所有模块及测试平台代码清单/74HC00代码-与非/ 74HC00.vmodule HC00(DataA
3、, DataB,Y); input 3:0DataA,DataB; output 3:0Y; assign Y=(A&B);endmodule/74HC00测试平台代码/ testbench.vtimescale 1ns/1nsmodule testbench(); reg 4:1 a,b; wire 4:1 y;HC00 u1(a,b,y);initial begin a=4b0000;b=4b0001; #10 b=b1; #10 b=b1; #10 b=b1; a=4b1111;b=4b0001; #10 b=b1; #10 b=b1; #10 b=b1; endendmodule/74
4、HC02代码-或非module HC02(A,B,Y); input 4:1A,B; output 4:1Y; assign Y=(A|B);endmodule/74HC04代码-非module HC04(A,Y); input 4:1A; output 4:1Y; assign Y=A;endmodule/74HC08代码-与module HC08(A,B,Y); input 4:1A,B; output 4:1Y; assign Y=A&B;endmodule/74HC32代码-或module HC32(A,B,Y); input 4:1A,B; output 4:1Y; assign Y
5、=A|B;endmodule/74HC86代码-异或module HC86(A,B,Y); input 4:1A,B; output 4:1Y; assign Y=AB;endmodule/门电路测试平台代码/ testbench.vtimescale 1ns/1nsmodule testbench(); reg 4:1 a,b; wire 4:1 y;HC00 test(a,b,y);initial begin a=4b0000;b=4b0001; #10 b=b1; #10 b=b1; #10 b=b1; a=4b1111;b=4b0001; #10 b=b1; #10 b=b1; #10
6、 b=b1; endendmodule2、第一次仿真结果（任选一个门，请注明，插入截图，下同）。（将波形窗口背景设为白色，调整窗口至合适大小，使波形能完整显示，对窗口截图。后面实验中的仿真使用相同方法处理）与非门：3、综合结果（截图）。（将相关窗口调至合适大小，使RTL图能完整显示，对窗口截图，后面实验中的综合使用相同方法处理）与非门：4、第二次仿真结果（综合后）（截图）。回答输出信号是否有延迟，延迟时间约为多少？与非门：输出信号有延迟，延迟时间约为300ps延迟300ps5、第三次仿真结果（布局布线后）（截图）。回答输出信号是否有延迟，延迟时间约为多少？分析是否有出现竞争冒险。与非门：输出信
7、号在开始视延迟3200ps后面延迟4000ps左右由上图分析可以知道，在黄线以右的输出转折点处出现了竞争冒险，总共3次。2、组合逻辑电路一、实验目的1、了解基于Verilog的组合逻辑电路的设计及其验证。2、熟悉利用EDA工具进行设计及仿真的流程。3、学习针对实际组合逻辑电路芯片74HC148、74HC138、74HC153、74HC85、74HC283、74HC4511进行VerilogHDL设计的方法。二、实验环境Libero仿真软件。三、实验内容1、掌握Libero软件的使用方法。2、进行针对74系列基本组合逻辑电路的设计，并完成相应的仿真实验。3、参考教材中相应章节的设计代码、测试平台
8、代码（可自行编程），完成74HC148、74HC138、74HC153、74HC85、74HC283、74HC4511相应的设计、综合及仿真。4、74HC85测试平台的测试数据要求：进行比较的A、B两数，分别为本人学号的末两位，如“89”，则A数为“1000”，B数为“1001”。若两数相等，需考虑级联输入（级联输入的各种取值情况均需包括）；若两数不等，则需增加一对取值情况，验证A、B相等时的比较结果。5、74HC4511设计成扩展型的，即能显示数字09、字母af。6、提交针对74HC148、74HC138、74HC153、74HC85、74HC283、74HC4511（任选一个）的综合结果，
9、以及相应的仿真结果。四、实验结果和数据处理1、所有模块及测试平台代码清单/74HC138代码/ decoder.vmodule decoder138 (Din,Enable,Eq); input 2:0 Din; input Enable; output 7:0 Eq; reg 7:0 Eq; wire 2:0Din; integer I;always (Din or Enable) begin if(Enable) Eq=0; else for(I=0;I=7;I=I+1)if(Din=I) EqI=1; else EqI=0; endendmodule/74HC138测试平台代码/ tes
10、tbench.vtimescale 1ns/1nsmodule testbench; reg 2:0Din; reg enable; wire 7:0dataout;initial #400 $finish; initial begin enable=1; #40 enable=0; endinitial begin repeat(20) #20 dataIn=$random; enddecoder138 test(Din,enable,dataout);endmodule/74HC148代码module encoder148(Din,EO,Dout,EI,GS); input 7:0Din;
11、 input EI; output EO; output 2:0Dout; reg EO; reg GS; integer I; always (Din or EI) begin:local if(EI) begin Dout=7; EO=1; GS=1; end else if(Din=16b11111111) begin Dout=7; EO=0; GS=1; end else begin for(I=0;I8;I=I+1) begin if(DinI) begin Dout=I; EO=1; GS=0; end end endendmodule/74HC148测试平台代码timeccal
12、e 1ns/10psmodule testbench; reg7:0 in; reg EI; wire2:0 out; wire EO,GS; initial begin in=b00000001; repeat(9) #20 in=in1; end encoder148 testbench148(in,EO,out,EI,GS);endmodule/74HC153代码module mux4_1_a(D0,D1,D2,D3,Sel0,Sel1,Result);input D0,D1,D2,D3;input Sel0,Sel1;output Result;reg Result;always (D0 or D1 or D2 or D3 or Sll or Sel
