PCB的EMC设计规范_公司

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1、1 29 2005 07 29 发布 实施 深圳市中兴通讯股份有限公司 发 布 印制电路板设计规范 EMC 要求 Q ZX 深圳市中兴通讯股份有限公司企业标准 设计技术标准 I 29 目目 次次 1 1范围范围 1 2 2规范性引用文件规范性引用文件 1 3 3术语和定义术语和定义 1 4 4标准维护办法标准维护办法 4 5 5信号完整性 信号完整性 SI 设计要求 设计要求 4 5 1时钟电路的拓扑选择 4 5 2总线 SI 设计要求 5 5 3信号线通用设计要求 6 6 6PCB 布局设计要求布局设计要求 8 6 1通用器件布局要求 8 6 2时钟器件布局 11 6 3接口器件布局要求 1

2、1 6 4电源的布局要求 13 7 7PCB 布线设计要求布线设计要求 15 7 1通用布线设计要求 15 7 2时钟电路的布线 17 7 3接口电路的布线 19 7 4电源的布线要求 21 8 8电源完整性 电源完整性 PI 设计要求 设计要求 22 8 1叠层设计 22 8 2信号线的参考平面 23 8 3多种电源的分割 23 8 4平面的滤波 24 8 5接口电路的平面分割 25 9 9PCB 后处理设计要求后处理设计要求 27 9 1屏蔽过孔与边缘辐射控制 27 9 2信号回流路径检查 28 9 3走线优化 28 II 29 前 言 为了提高产品的 EMC 设计水平 在单板信号分析及

3、PCB 设计阶段 解决各种 PCB 设 计过程中由于信号完整性 电源完整性引发的 EMC 问题 确保单板 EMC 设计质量 进而 保证系统的 EMC 与可靠性满足设计要求 特编制本标准 本标准用于单板的信号分析与 PCB 设计过程中 是信号分析工程师 互连设计工程师 在单板的 EMC 设计中的参照标 准 也是 PCB 可靠性工程师完成 PCB 设计检查及硬件工程师 可靠性工程师完成 PCB 可 靠性评审的依据 本标准由 EMC 仿真的应用与推广团队 提出 技术中心技术管理部归口 本标准适用于中兴通讯公司范围内 应用在单板硬件 EDA 统一设计流程中 是一个 强制性标准 本规范起草部门 康讯研究

4、所 EDA 设计部 本规范主要起草人 双琳娜 虞学犬 唐星海 朱顺临 主要评审人员 高云航 熊英 庞健 李军 田昊 王阿明 李连廷 俞延风 唐果 贾威等 本标准于 2005 年 8 月首次发布 1 29 1范围 本标准规定了公司产品在信号分析与 PCB 设计阶段的 EMC 设计 本标准适用于 EMC 相关的需求分析人员 系统设计人员 详细设计人员和评审人员 2规范性引用文件 在下面所引用的文件中 对于企业标准部分没有写出年代号 使用时应以网上发布的 最新标准为有效版本 Q ZX 23 020 3 可靠性设计要求 EMC 设计 20050715 印制电路板设计规范 EDA 设计部 PCB Che

5、ck List 3术语和定义 下列术语和定义适用于本标准 3 1电磁环境 electromagnetic environment 存在于给定场所的所有电磁现象的总和 3 2电磁干扰 electromagnetic interference EMI 电磁骚扰引起的设备 传输通道或系统性能的下降 PCB 的 EMI 指 PCB 发出的杂散 能量或外部进入电路板的杂散能量 它包括 传导型 低频 EMI 辐射型 高频 EMI ESD 静电放电 或雷电引起的 EMI 传导型和辐射型 EMI 具有差模和共模表现形式 3 3电磁兼容性 electromagnetic compatibility EMC 设备

6、或系统在其电磁环境中能正常工作 且不对该环境中任何事物构成不能承受的电 磁骚扰的能力 3 4传输线 Transmission 传输线是指任一信号的连线及其到地或到电源的回路 3 5反射 Reflection 传输线上的反射是一种 回音 当信号的能量沿传输线传送时 由于阻抗的不匹配 有部分能量返回 印刷电路板设计规范 EMC 要求 2 29 3 6信号完整性 Signal Integrity 信号完整性是指传输系统在信号的传输过程中保持信号的时域和频域特性的能力 信 号具有好的信号完整性指信号能够按照时序要求定时到达 同时具有较好的信号质量 波 形 3 7PCB 寄生参数 PCB 上的每一条布线

7、及其返回路径可以用三个基本模型来描述 即电阻 电容和电感 在 EMI 和阻抗控制中 电容和电感的作用很大 3 8阻抗 导线和回路之间的阻抗以及一对电源回路之间的阻抗 是导线及其回路或电源回路之 间电感和电容的函数 阻抗 Zo 等于 L C 的平方根 3 9回流路径 每个电路都存在一个闭环回路 当电流从一个器件流入另一个器件 在导线上就会产 生大小相同的回流 从而构成闭合回路 在 PCB 上 当信号流过导线 如果信号频率低 最多几百 Hz 回路电流就会沿着阻抗最小的路径 通常是最短且 或最宽的路径 流回到 发送信号的器件 一旦信号频率超过几百 kHz 但还在低频范围内 回流信号就会与信号 源发送

8、的信号产生电场和磁场的耦合作用 3 10 旁路电容 产生一个交流分路 从而消去进入易感区的那些不需要的能量 通常铝电解电容和钽 电容比较适合作旁路电容 其电容值取决于 PCB 板上的瞬态电流需求 一般在 10 至 470 F 范围内 3 11 去耦电容 提供一个局部的直流电源给有源器件 以减少开关噪声在板上的传播和将噪声引导到 地 3 12 过冲 Overshoot 超出稳态电压的绝对摆动电压值 如果这个电压值超出接收端的输入电压范围 有可 能会损坏器件 3 13 噪声 Noise 线路或系统中 除所用信号之外的所有电磁信号或能量 通常噪声无法完全去除 仅 能将之减弱 使之产生的干扰最小 3

9、14 接地 Grounding 接地提供一个等电位的点或面 使系统或线路有一参考电压 而此等电位的点或面并 3 29 不一定是地电位 若该等电位的点或面经由一低阻抗的通路而与大地相连 则称为地电位 Earth Potential 接地是为了在电路和某些基准点之间建立良好的电气通路 为所有的信 号提供一个公共的参考电平 以及防止因设备带电对人员造成电击危害 对设备产生干扰 与危害 3 15 工作地 Signal Grounding 系统内电路电源的电流回路地 即信号回路的电位基准点 通常可分为数字地与模拟 地 3 16 滤波 Filtering 滤波就是让需要的信号顺利通过 而阻止其它不需要的信

10、号进入线路 装备或系统中 3 17 静电放电 electrostatic discharge ESD 具有不同静电电位的物体在接近或通过直接接触时 发生的电荷转移 3 18 3W 原则 3W 原则是指两根印制线的中心距大于等于 3 倍印制线的宽度时 即线间距是 2 倍线 的宽度 可以有效地减少信号之间的耦合 使信号有较 干净 的回流路径 3 19 耦合 电路间的相互作用 在电路间传递能量 3 20 串扰 串扰是信号线间的耦合 由互感和互容引起的线上噪声 3 21 差模辐射 差模辐射是由闭合环路中的电流 即所谓差模电流 引起的 辐射的强度与环的面积 电流的大小及频率的平方成正比 3 22 共模辐

11、射 共模辐射是由寄生效应 如地线层 电源层或电缆上的感应电流 即所谓共模电流 引起的 共模辐射与一个单极天线类似 辐射的强度与单位线长中的电流和频率有关 但 对方向不敏感 3 23 EMC 实验标准 依据 CISPR22 及 EN55022 标准 设备分两个等级 Class A 和 Class B Class A 用于 工业或商业环境 Class B 用于家用居住环境 每一种等级都有传导发射和辐射发射限制值 4 29 等级等级类型类型频率范围 频率范围 MHz 限值限值 0 15 0 5 79 dBuV 准峰值 66 dBuV 平均值 传导发射 0 5 30 73 dBuV 准峰值 60 dB

12、uV 平均值 30 23040 dBuV m 10 m 准峰值 Class A 辐射发射 230 100047 dBuV m 10 m 准峰值 0 15 0 5 66 56 dBuV 准峰值 56 46 dBuV 平均值 0 5 5 56 dBuV 准峰值 46 dBuV 平均值 传导发射 5 30 60 dBuV 准峰值 50 dBuV 平均值 30 23030 dBuV m 10 m 准峰值 Class B 辐射发射 230 100037 dBuV m 10 m 准峰值 对于辐射发射 如果用 3m 场法测试 则在相应值上加 10 dBuV m 4标准维护办法 本标准根据设计经验累积 技术不

13、断更新扩充等相关因素 不定期进行修订 并与公 司印制电路板设计相关规范同步更新 5信号完整性 SI 设计要求 5 1时钟电路的拓扑选择 当驱动端 传输线和接收端的阻抗不一致时 会引起传输信号的反射和阻尼振荡 这 些过剩的射频能量会辐射或影响到电路的其它部分 引起 EMI 问题 对信号进行端接匹配 有助于减少这些负面效应 5 1 1源端匹配 在进行源端匹配时 匹配电阻应尽量靠近驱动端放置 点对点的拓扑结构缺省值 为 47 如图 1 所示 在系统的 EMC 设计中 可以在兼顾时序和信号完整性的 前提下 通过板级 SI 和时序仿真 扫描并选择合适的阻值最大限度地对时钟信号 进行限流限压 从而最大程度

14、地减小时钟信号的电磁辐射 Drv R1 Rev1 Trace1 5 29 图 1 源端匹配 为了减少时钟信号辐射的高频能量 可以采取一些简单的阻容低通滤波措施来降 缓时钟沿 如图 2 所示 R1 与 R2 的缺省值为 22 C1 的缺省值为 15pf 同样 的 针对具体情况也需要通过仿真分析来确定阻容的数值 Drv Rev1 Trace1R1R2 C1 图 2 源端匹配 电容滤波 点到两点可采用如图 3 所示的低通滤波结构 电阻值缺省为 18 电容缺省值为 15pf 在具体应用中 最好通过仿真扫描在兼顾时序和信号完整性的情况下确定 阻值和容值 18 ohm 18 ohm 15 pf Drv R

15、ev1 Trace1 Rev2 Trace2 18 ohm 图 3 点到多点源端匹配 电容滤波 5 1 2终端上下拉匹配 在对相位没有严格要求的情况下 一拖三以上的结构可以采用终端上下拉匹配的端接 方式以改善信号完整性 如图 4 所示 VCC R1 R2 GND Drv Rev1 Trace1 Rev2 Trace2TracenTracen 1 Revn 图 4 终端上下拉匹配 6 29 5 2总线 SI 设计要求 5 2 1芯片选择 对于可编程的总线输出芯片 建议通过软件编程控制边沿的斜率 对于不可编程的芯 片 可采用与时钟信号类似的办法 虽然给每根总线都并电容的可能性不大 但通过增大 驱动

16、输出的阻抗同样可以降缓信号的上升沿和过冲 5 2 2端接匹配 SSRAM SDRAM 等存储器驱动能力较强 容易形成较大过冲 长期工作容易损坏接 收器件并产生严重 EMI 问题 可以通过提取拓扑仿真以采取适当的匹配措施 或 者直接在数据的输入输出端串接电阻降低信号幅值 解决存储器与控制器之间的 过冲问题 在内存芯片附近应加匹配电阻 点对点拓扑情况下阻值缺省为 47 与源端芯片的距离小于 600mil 如图 5 所示 SSRAM SDRAMCPU Trace1 0 1ns47ohm 图 5 SSRAM SDRAM 源端匹配 非内存芯片端的匹配电阻是否需要应由仿真决定 5 2 3驱动设计 尽量选用驱动能力小的器件 否则会有能量过剩的问题 需要采取一些措施去消 耗这些能量 如 串加阻尼电阻等 对于驱动能力可编程的芯片应该选择合适的驱动能力 一般 PCI 总线如果所带负载很少 PCI 驱动能力会过剩 导致信号过冲较大 可 在总线上串接一个电阻 异步总线的驱动应尽量采用慢速 小电流驱动器 5 3信号线通用设计要求 5 3 1点到点拓扑结构的信号线设计 低速芯片互连或互连很短时 可不用匹配 高速芯