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1、EDA课程设计报告 课程：EDA技术实用教程 学院：电子与信息工程学院 班级： 姓名： 学号： 教师： 完成日期：2013.01.02 目录实验一、3-8译码器地仿真5文档收集自网络，仅用于个人学习实验二、2选一多路选择器8文档收集自网络，仅用于个人学习实验三、十进制计数器10文档收集自网络，仅用于个人学习实验四、四选一多路选择器14文档收集自网络，仅用于个人学习实验五、ADC0809采样状态机20文档收集自网络，仅用于个人学习实验六、11010011序列检测23文档收集自网络，仅用于个人学习实验七、两个8位乘8位地有符号数乘法器25文档收集自网络，仅用于个人学习实验八、全加器27文档收集自网
2、络，仅用于个人学习实验九、LPM_COUNTER计数模块29文档收集自网络，仅用于个人学习实验十、LPM_COUNTER计数模块例化31文档收集自网络，仅用于个人学习实验十一、LPM随机存储器地设置和调用33文档收集自网络，仅用于个人学习实验十二、LPM_ROM地定制和使36文档收集自网络，仅用于个人学习实验十三、FIFO定制38文档收集自网络，仅用于个人学习实验十四、LPM嵌入式锁相环调用39文档收集自网络，仅用于个人学习实验十五、NCO核数控振荡器使用方法40文档收集自网络，仅用于个人学习实验十六、使用 IP CORE设计FIR滤波器42文档收集自网络，仅用于个人学习实验十七、数字时钟43
3、文档收集自网络，仅用于个人学习实验十八、交通灯47文档收集自网络，仅用于个人学习实验一、3-8译码器地仿真一：实验名称：3-8译码器仿真二：实验要求：熟悉对max+plus10.0地使用,并且能简单地使用进行3-8译码器地仿真和论证.三：实验步骤：1：使用max+plus10.0软件,设计3-8译码器地实验原理图如下所示：图1 实验原理图2：波形地仿真与分析启动max+plus10.0Waveform editor菜单,进入波形编辑窗口,选择欲仿真地所有IO管脚.如下图所示：文档收集自网络，仅用于个人学习图2 波形编辑为输入端口添加激励波形,使用时钟信号.选择初始电平为“0”,时钟周期倍数为“
4、1”.添加完后,波形图如下所示：文档收集自网络，仅用于个人学习图3 添加激励后地波形打开max+plus10.0Simulator菜单,确定仿真时间,单击Start开始仿真,如下图所示：文档收集自网络，仅用于个人学习图4 仿真过程图5 仿真结果四：实验结论：使用max+plus10.0能很好地完成很多电路地仿真与工作.实验二、2选一多路选择器一、原理图设计输入法图一 2选1多路选择器结构体 图二 电路编译结果图三 波形仿真由波形图可知：当a、b两个输入口分别输入不同频率信号时,针对选通控制端s上所加地不同电平,输出端y将有对应不同信号输出.例如当s为低电平时,y口输出了来自a端地较高频率地时钟
5、信号；反之,即当s为高电平时,y口输出了来自b端地较低频率地时钟信号.文档收集自网络，仅用于个人学习二、文本设计输入（VHDL）法图四 2选1多路选择器（VHDL）图五 2选1多路选择器（VHDL）波形图图六 2选1多路选择器（VHDL）引脚分布图实验三、十进制计数器一、VHDL程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_UNSIGNED.all;entity CNT10 isport (CLK,RST,EN,LOAD: IN STD_LOGIC; DATA: IN STD_LOGIC_VECTOR(3 DOwNT
6、O 0); DOUT: out std_logic_vector(3 DOWNTO 0); COUT: OUT STD_LOGIC);ENd entity CNT10;ARCHITECTURE behav of CNT10 ISBEGINPROCESS (CLK,RST,EN,LOAD)variable Q: STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINIF RST=0 THEN Q:= (OTHERS=0);ELSIF CLK EVENT AND CLK =1 THENIF EN=1 THENIF (LOAD =0) THEN Q:=DATA; ELSEIF Q0);
7、END IF;END IF;END IF;END IF;IF Q=1001 THEN COUT=1;else COUT=0; END IF;DOUT =Q;END PROCESS;END behav;它是一个带有异步复位和同步加载功能地十进制加法计数器. 二、编译报告Compilation Report _flow sumamy Simulation Repoet_simutlaion waveformcnt10.vwf由图可知,（1）当计数使能EN为高电平时允许计数；RST低电平时计数器被清零.（2）由于LOAD是同步加载控制信号,其第一个负脉冲恰好在CLK地上升沿处,故将5加载于计数到9,
8、出现了第一个进位脉冲.由于LOAD第二个负脉冲未在CLK上升沿处,故没有发生加载操作,而第3、4个负脉冲都出现了加载操作；（3）当计数器每次计到9时,输出为高电平,而且计数器又从0开始重新计数文档收集自网络，仅用于个人学习三、RTL图四、symbol cnt10.bdf实验四、四选一多路选择器一、用IF_THEN语句实现4选1多路选择器图一 用IF_THEN语句实现4选1多路选择器文本设计输入图二 程序运行编译结果图三 四选一多路选择器地电路仿真波形图由上图可知： 当sel=11时,y=intput3；当sel=10时,y=intput2；当sel=01时,y=intput1；当sel=00时
9、,y=intput0；实现了四选一功能. 文档收集自网络，仅用于个人学习图四4选1多路选择器RTL电路图图五 4选1多路选择器Symbol二、用CASE语句实现4选1多路选择器图六 用CASE语句实现4选1多路选择器文本设计输入图七 程序运行编译结果图八 四选一多路选择器地电路仿真波形图由上图可知（s=s1&s2）： 当s=00时,z=a；当s=01时,z=b；当s=10时,z=c；当s=11时,z=d；实现了四选一功能.文档收集自网络，仅用于个人学习图九 4选1多路选择器RTL电路图图十 4选1多路选择器Symbol三、用WHEN_ELSE语句实现4选1多路选择器图十一 用WHEN_ELSE
10、语句实现4选1多路选择器文本设计输入图十二 四选一多路选择器地电路仿真波形图由上图可知（sel=b & a）： 当sel=00时,q=i0；当sel=01时,q=i1；当sel=10时,q=i2；当sel=11时,q=i3；实现了四选一功能.文档收集自网络，仅用于个人学习图十三 4选1多路选择器RTL电路图实验五、ADC0809采样状态机一、文本设计输入（VHDL）法图一 ADC0809采样状态机文本设计输入图二 程序运行编译结果二、RTL电路图图三 ADC0809采样状态机RTL电路图三、ADC0809采样状态图图四 ADC0809采样状态图四、ADC0809采样状态机工作时序图五 ADC0
11、809采样状态机工作时序图上图显示了一个完整地采样周期.复位信号后进入状态s0；第二个时钟上升沿后,状态机进入状态s1,由start、ale发出采样和地址选通地控制信号.而后,eoc由高电平变为低电平,ADC0809地8位数据输出端呈现高阻状态“ZZ”.在状态s2,等待了clk地数个时钟周期之后,eoc变为高电平,表示转换结束；进入状态s3,在此状态地输出允许oe被被设置成高电平.此时ADC0809地数据输出端d7. 0即输出已经转换好地数据5EH.在状态s4,lock_t发出一个脉冲,其上升沿立即将d端口地5E锁入q和regl中.文档收集自网络，仅用于个人学习图六 ADC0809采样状态机S
12、ymbol实验六、11010011序列检测一、文本设计输入（VHDL）法图一 序列检测器文本设计输入图二 程序运行编译结果二、序列检测器RTL电路图图三 序列检测器RTL电路图三、序列检测器状态图图四 序列检测器状态图四、序列检测器时序仿真波形图五 序列检测器时序仿真波形由上图可知,当有正确序列进入时,到了状态8时,输出序列正确标志SOUT=1.而当下一位数据为零时,即DIN=0,进入状态四s3（这时测出地数据110恰好与原序列数地头三位相同）.文档收集自网络，仅用于个人学习图六 序列检测器Symbol实验七、两个8位乘8位地有符号数乘法器一、文本设计输入（VHDL）法图一 两个8位乘8位地有
13、符号数乘法器文本设计输入图二 程序运行编译结果图三 仿真波形由波形可知,在CLK地第4个上升沿后才得到第一个计算数据,之前都是0.第4个上升沿后得到地结果为s=00+2315=345；第5个上升沿后得到结果为s=2315+1122=587；第6个上升沿后得到结果为s=1122+3345=1727；第7个上升沿后得到结果为s=3345+1621=1821；第8个上升沿后得到结果为s=1621+165=416；第9个上升沿后得到结果为s=165+1121=311；文档收集自网络，仅用于个人学习二、两个8位乘8位地有符号数乘法器Symbol图四 两个8位乘8位地有符号数乘法器Symbol三、两个8位乘8位地有符号数乘法器RTL电路图 图五两个8位乘8位地有符号数乘法器RTL电路图实验八、全加器一、文本设计输入（VHDL）法图一 全加器文本设计输入
