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1、代号代号 分 类分 类 号号 学号学号 密级密级 10701 公开公开 0808110015 TN911.22 题题（中、英文）中、英文）目目 LDPC 码的高效编译码实现技术研究码的高效编译码实现技术研究 Study on Efficient Implementation of LDPC Encoder and Decoder 作者姓名作者姓名 袁瑞佳袁瑞佳 指导教师姓名指导教师姓名、 职务职务 白宝明白宝明 教授教授 学科门类学科门类 工工 学学 论 文 提交 日期论 文 提交 日期 二一二年四月二一二年四月 学科、专业学科、专业 通信与信息系统通信与信息系统 西安电子科技大学博士学位论文
2、 LDPC 码的高效编译码实现技术研究 作者：袁瑞佳 导师：白宝明 教授 学科：通信与信息系统 二零一二年四月 中国 西安 Study on Efficient Implementation of LDPC Encoder and Decoder A Dissertation Submitted to Xidian University In candidacy for the Degree of Doctor of Philosophy in Communications and Information Systems By Ruijia Yuan Xian, P. R. China Apr
3、il 2012 作者简介作者简介 袁瑞佳，广东东莞人。2001 年 9 月至 2005 年 7 月就读于 西安科技大学通信工程学院，获得通信工程学士学位。2005 年 9 月至 2008 年 3 月就读于西安电子科技大学软件工程学院， 获 得软件工程硕士学位。2008 年 3 月至 2012 年 6 月就读于西安 电子科技大学通信工程学院，在综合业务网理论及关键技术 (ISN)国家重点实验室，攻读通信与信息系统专业博士学位。 主要研究方向：信道编码与调制技术、LDPC码的编译码器高效实现等。 代表性成果：在通信学报、电子与信息学报等期刊上发表论文。 Ruijia Yuan received h
4、is BE on communication engineering from Xian University of Science and Technology in 2005, M.eng degree on software engineering from Xidian University in 2008. He is currently a Ph.D. candidate of Xidian University, Xian, China. His research interests include channel error correcting codes, effectiv
5、e implement technology of LDPC encoder/decoder and other related topics. 西安电子科技大学西安电子科技大学 学位论文学位论文独创性（或创新性）声明独创性（或创新性）声明 秉承学校严谨的学风和优良的科学道德， 本人声明所呈交的论文是我个人在导师 指导下进行的研究工作及取得的研究成果。 尽我所知， 除了文中特别加以标注和致谢 中所罗列的内容以外， 论文中不包含其他人已经发表或撰写过的研究成果； 也不包含 为获得西安电子科技大学或其它教育机构的学位或证书而使用过的材料。 与我一同工 作的同志对本研究所做的任何贡献均已在论文中做了
6、明确的说明并表示了谢意。 申请学位论文与资料若有不实之处，本人承担一切的法律责任。 本人签名： 日期： 西安电子科技大学西安电子科技大学 关于论文使用授权的说明关于论文使用授权的说明 本人完全了解西安电子科技大学有关保留和使用学位论文的规定，即：研究生在 校攻读学位期间论文工作的知识产权单位属西安电子科技大学。 学校有权保留送交论 文的复印件，允许查阅和借阅论文；学校可以公布论文的全部或部分内容，可以允许 采用影印、缩印或其它复制手段保存论文。同时本人保证，毕业后结合学位论文研究 课题再攥写的文章一律署名单位为西安电子科技大学。 （保密的论文在解密后遵守此规定） 本学位论文属于保密在 年解密后
7、适用本授权书。 本人签名： 日期： 导师签名： 日期： 摘摘 要要 随着大规模集成电路的高速发展和现代编码理论的兴起，低密度奇偶校验码 （Low-Density Parity-Check, LDPC Codes）凭借其逼近 Shannon限的纠错性能、低 复杂度的译码算法和高并行度的硬件实现架构， 引起了信道编码学术界的广泛关注， 近年来 LDPC 码的高效编译码实现技术逐渐成为人们研究的一个热点。本文对基于 FPGA 的 LDPC 码编码器和译码器的高效实现方法进行了深入研究，论文的主要工 作包括：高吞吐量的 LDPC 码编码器实现、低存储量的高速 LDPC 码译码器实现、 LDPC 码编译
8、码器的联合设计和 LDPC 码的动态策略分层译码算法。 首先，本文针对目前应用最为广泛的准循环双对角结构 LDPC 码给出了一种基 于 FPGA 的高吞吐量编码器实现方法，该实现方法采用双向递归的快速流水线编码 方法，适合在 FPGA 上使用快速流水线技术实现高速编码，编码器采用一种行间串 行列间并行的处理结构计算中间变量，在提高编码并行度的同时可有效减少存储资 源的占用量。 在编码器的存储管理上， 还针对多帧并行编码的情况优化了存储结构， 对数据存储单元和 RAM 地址发生器进行复用， 进一步提高了 FPGA 的资源利用率。 其次，本文针对部分并行结构的准循环 LDPC 码译码器，提出了一种
9、将译码准 码字存储在信道信息和外信息存储块中的高效存储方法，该方法可减少译码器对存 储资源的需求量，并降低了译码电路的布线复杂度；另外，本文通过分析 LDPC 码 译码的循环迭代过程，给出了一种变量节点处理单元和校验节点处理单元完全并行 交替处理两数据帧的译码器结构，在该结构的基础上提出了一种动态的地址访问管 理方法，设计得到的译码器能够在 FPGA 资源需求量不变的基础上将译码吞吐量提 高约一倍；针对传统迭代次数固定的译码器设计方法，本文还给出了一种迭代次数 可变的 LDPC 码译码器设计方法，该方法能够减少译码所需的总时钟周期数，适合 实时性要求较高的译码器实现。 接着，本文通过分析 LD
10、PC 码编码和译码过程的共性，给出了一种基于 FPGA 的 LDPC 码编译码器联合设计方法，联合设计的编译码器能够在不降低编译码吞吐 量的同时减少系统对硬件资源的占用量。 最后，本文根据校验节点的伴随式是否为零和节点间的邻接关系设计了一种节 点的可靠性度量准则，提出了一种有效的动态策略列分层译码算法，该算法克服了 传统基于对数似然比信息（LLR）来度量节点可靠性而导致高运算复杂度的缺点， 分析及仿真结果表明该方法在取得良好性能的同时，其复杂度远低于其它 LDPC 译 码算法。 关键词：低密度奇偶校验码 编码器 译码器 FPGA 高效实现 Abstract With the rapid dev
11、elopment of Very Large Scale Integration （VLSI） techniques and the renaissance of modern coding theory, based on near-Shannon limit error correction performance, low complexity decoding algorithm, and high parallelism hardware implementation architecture, LDPC code has attracted tremendous attention
12、 in academia of the channel coding area. Recently effective implement technology of LDPC encoder and decoder has gradually focused by researchers. This dissertation is intended to investigate the effective implement technology of LDPC encoder and decoder. The main results are summarized as follows:
13、high-throughput implementation of LDPC encoders, low storage high-speed implementation of LDPC decoders, Joint design of LDPC encoder and decoder, and dynamic schedule for layered decoding of LDPC codes. Firstly, we present a high-throughput encoding method for IEEE 802.16e-like Low-Density Parity-C
14、heck （LDPC） codes. It is based on a fast double-recursion pipeline method, and can significantly improve the encoding speed. For more parallelism and less storage consumption, a partially-parallel architecture is designed. Furthermore, the storage system is optimized for parallel multi-frame coding,
15、 and the data storage unit and RAM address generator are shared for improving resource utilization. Secondly, an efficient storage method of hard decisions sharing intrinsic and extrinsic memory banks for partially parallel QC-LDPC decoder is proposed. Extra memory banks for storing hard decisions are avoided in our method, which result in significantly reduced consumption of routing complexity. In addition, by analyzing the loop iterations of the LDPC decoding process, a variable node processing unit and check node proce
