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1、 class exersise F = A,B,C,D ( 1, 3, 4, 5, 6, 7, 12, 14, 15 ) Use the dualityduality, find a minimal product- of-sums expression(和之积) for the following logic function F. 1、先将F转为或与表达式， F= A,B,C,D （0，2，8，9，10，11，13） 2、直接卡诺图圈零化简。 F=（B+D）（A+B） （A+C+D） F = A,B,C,D ( 1, 3, 4, 5, 6, 7, 12, 14, 15 ) CD AB 00
2、 01 11 10 00 01 11 10 0 0 0 0 00 0 1 1、先将F转为或与表达式， 得F= A,B,C,D （0，2，8，9，10，11，13） 2、求F的对偶式。 FD=A,B,C,D ( 2, 4, 5, 6, 7, 13, 15 ) 3、 FD的最简与或式为： FD =BD+AB+ACD 4、 FD的对偶式（FD）D =F。 F=（B+D）（A+B） （A+C+D） CD AB 00 01 11 10 00 01 11 10 1 1 1 1 1 11 F = A,B,C,D ( 1, 3, 4, 5, 6, 7, 12, 14, 15 ) 2 1、先将F转为或与表达式，
3、 得F= A,B,C,D （0，2，8，9，10，11，13） 2、求F的反演式。 F=A,B,C,D (0， 2, 8, 9, 10, 11, 13) 3、 F的最简与或式为： F =BD+AB+ACD 4、 F的反演式（F） =F。 F=（B+D）（A+B） （A+C+D） CD AB 00 01 11 10 00 01 11 10 1 1 1 1 1 1 1 F = A,B,C,D ( 1, 3, 4, 5, 6, 7, 12, 14, 15 ) 3 C h a p t e r 6 Combinational Logic Design Practices 组合逻辑设计实践 We will
4、 studay. n6.1 n6.2 n6.4 n6.5 n6.6 n6.7 n6.8 n6.9 n6.10 Combinational Logic Design 6.1 Documentation Standards Documentation(文档)：(P343) n1、ciruit specification：线路的详细说明。 n2、block diagram：方框图.系统的主要功 能模块及其基本互连的非正式图示说明。 n3、schematic diagram：原理图. n4 . bill of materials(BOM)：材料清单。 n5、timing diagram：定时图(波形图
5、)，输 入、输出等波形的时间关系，包括其延时. Combinational Logic Design n6. programmable logic device(PLD)： 可编程 逻辑器件。 field-programmable gate array(FPGA)： 现场可编程门阵列。 application-specific integrated circuit(ASIC)： 专用集成电路。 n7、circuit description：电路描述. n8. bus：总线. 在框图中总线用双线或黑线表示 。 总线的位数用斜杠加数字说明或总线名加方 括号(例inbus31.0，inbus31:0
6、)。 6.1.1 block diagram(方框图)：(P345) 显示系统的输入、输出、功能模块内部数 据通路和重要控制信号. BUS :(总线) (P344) nbus is a collection of two or more related signal lines. In a block diagram, buses are drawn with a double or heavy line. nsize denoted in the bus name INBUS31.0 or INBUS31:0). block diagram nThe flow of control and
7、data(控制流和数据流) in a block diagram should be clearly indicated. schematic diagram 原理图 6.1.2 Gate Symbols 逻辑门的符号 A small circle, called an inversion bubble 6.1.3 Signal Names and Active Levels (信号名与有效电平)(P347) nEach signal name should have an active level ( 有效电平)associated with it. nA signal is active
8、high(高电平有效)if it performs the named action or denotes the named condition when it is HIGH or 1. nA signal is active low(低电平有效)if it performs the named action or denotes the named condition when it is LOW or 0. nAsserted(有效) , deasserted or nagated(无效) . 6.1.3 Signal Names and Active Levels Active lo
9、wActive high READY-READY+ ERROR.LERROR.H ADDR15(L)ADDR15(H) RESET*RESET ENABLEENABLE GOGO /RECEIVERECEIVE TRANSMIT_LTRANSMIT Distinguish (区别) (P348) nsignal names nexpressions nequations READY READY , READY-L READY-L=READY 6.1.4 Active Levels for Pins 引脚的有效电平(P349) n(a) AND gate (74X08) (b) NAND gat
10、e(74X00) n(c) NOR gate (74X02) (d) OR gate (74X32) Active Levels for Pins 6.1.5 Bubble-to-Bubble Logic Design “ 圈到圈”的逻辑设计 (P351) 6.1.6 Drawing Layout (布局图) A complete schematic page should be drawn with system inputs on the left and outputs on the right, and the general flow of signals should be fro
11、m left to right. 手工画图 计算机绘图 6.1.6 Drawing Layout (布局图) 1.A multiple-page schematic usually has a “flat” structure(平面结构). 2. Much like programs, schematics can also be constructed hierarchically, the “top-level” schematic. 层次展开(自顶向下) 6.1.9 Additional Schematic Information nIC types type (IC型号) nrefer
12、ence designators (参考标志符) npin numbers (引脚). (P360-361) nan open-drain or open -collector output. (漏极开路或集电极开路输出) hysteresis. (滞后) n6.2 Circuit Timing (电路定时 ) “Timing is everything”in investing, in comedy, and yes, in digital design. 6.2.1 Timing Diagrams(定时图) (P363) causality 6.2.2 Propagation Delay
13、nthe propagation delay of a signal path as the time that it takes for a change at the input of the path to produce a change at the output of the path. nfrom LOW to HIGH ( tpLH) nfrom HIGH to LOW (tpHL) 6.2.3 Timing Specifications 定时规格说明 n Maximum. 最大延迟 nTypical 典型延迟 nMinimum 最小延迟 nworst-case delay 最
14、坏情况延迟 nTsetup 建立时间 nThold 保持时间 SETUP TIME AND HOLD TIME nSETUP TIME ： n是指在时钟沿到来之前数据从不稳定到 稳定所需的时间，如果建立的时间不满 足要求那么数据将不能在这个时钟上升 沿被稳定的打入触发器； SETUP TIME AND HOLD TIME nHOLD TIME： nHOLD TIME（Th：hold time） 是指数据稳定后保持的时间，如果保持 时间不满足要求那么数据同样也不能被 稳定的打入触发器。 Standard MSI functions 中规模集成电路 Decoder 译码器 Encoder 编码器
15、Multiplexer 多路复用器 parity circuit 奇偶校验 Comparator 比较器 Adder subtractor 加法器减法器 使能 输入 编码 输出 编码 映射 6.4 decoder 译码器 6.4 decoder (P384) n A decoder is a multiple-input(多输入), multiple-output (多输出)logic circuit that converts coded inputs into coded outputs, where the input and output codes are different. The input code generally has fewer bits than the output code, and there is a one-to-one mapping(一对一映射) from input code words into output code words. In a one-to-one
