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1、数字逻辑设计第6章 时序逻辑电路习题与解答 第6章 习题 6-1 说明时序电路和组合电路在逻辑功能和电路结构上有何不同? 题6-1答： 逻辑功能上，时序电路任一时刻的输出不仅取决于当时的输入，而且与电路的原状态有关。 结构上的特点有两点： (1)时序电路中包含存储元件，通常由触发器构成。 (2)时序电路的存储元件的输出和电路输入之间存在着反馈连接。 6-2 为什么组合电路用逻辑函数就可以表示其逻辑功能，而时序电路则用驱动方程、状态方程、输出方程才能表示其功能? 题6-2答： 因为组合电路的输出只与当前的输入有关，因此用逻辑函数就可以表示其逻辑功能；而时序电路任何时刻的输出不仅取决于当前的输入，
2、同时也取决于过去的输入序列，因此需要用驱动方程、状态方程、输出方程才能表示其功能。 6-3试分析图6-69所示时序逻辑电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图。 图6-69 题6-3解：根据图6-69可写出如下驱动方程： D0=Q0 D1=Q1Q0 输出方程：F=Q1Q0 将驱动方程代入D触发器特性方程Q*=D，即可得状态方程 Q0*=Q0 Q1*=Q1Q0 根据状态转换表可绘制状态转换图如下： 由状态转换图可见，该电路为同步四进制加法计数器。 6-4试分析图6-70所示电路的功能。要求写出时钟方程、驱动方程、状态方程、画出状态转换图。 图6-70 题6-4
3、解： 由图可见，CLK0=CLK1=CLK，CLK2=Q1，均为下降沿触发。 根据图6-70可写出如下驱动方程： J0= (Q1 Q2) K0=1 J1=Q0 K1=(Q0 Q2) J2=1 K2=1 将驱动方程代入JK触发器特性方程Q*=JQ+KQ，即可得状态方程 Q0*= (Q1 Q2)Q0 Q1*=Q0 Q1+Q0 Q2 Q1 Q2*=Q2 根据状态方程可列出状态转换表如下表所示。 由状态转换图和时钟方程可见，该电路为异步七进制加法计数器，可自起动。 6-5 试对应图6-71(b)所示CLK波形，画出Q0 Q1 Q2的波形，并说明图6-71(a)所示电路的功能。 图6-71 题6-5解：
4、 由图671可写出各三个D触发器的驱动方程： D0Q0 D1Q1 D2Q2 将方程代入D触发器的状态方程Q*D，得状态方程： Q0*= Q0，CLK下降沿触发 Q1*=Q1，Q0上升沿触发 Q2*=Q2， Q1上升沿触发 根据状态方程可以画出Q0、Q1、Q2的波形图如下图所示，由图可见，该电路为3位异步二进制减法器。 6-6 已知时序电路如图6-72所示。试分析该电路在C=1和C=0时电路的逻辑功能。 图6-72 题6-6解： 由图6-72可知其为同步时序电路，驱动方程如下： J0= K0=1 J1=K1=(CQ0+CQ0)= CQ0+CQ0 J2=K2=(CQ0Q1+CQ0Q1)= CQ0Q
5、1+CQ0Q1 当C=1时，代入驱动方程有： J0= K0=1 J1=K1=Q0 J2=K2=Q0Q1 将驱动方程代入JK触发器特征方程Q*=JQ+KQ，可得状态方程如下： Q0*= Q0 Q1*= Q0 Q1+ Q0Q1 Q2*= Q0Q1Q2+(Q0Q1)Q2 当C=0时，代入驱动方程有： J0= K0=1 J1=K1=Q0 J2=K2= Q0Q1 将驱动方程代入JK触发器特征方程Q*=JQ+KQ，可得状态方程如下： Q0*= Q0 Q1*= Q0Q1+ Q0Q1 Q2*= Q0Q1Q2+(Q0Q1)Q2 C=1时为3位二进制加法计数器，C=0时为3位二进制减法计数器 6-7试用JK触发器
6、和必要的逻辑门设计一个同步六进制加法计数器。 题6-7解： 根据题意，可绘制六进制加法计数器的状态先如下： 由状态转换图可画出Q2Q1Q0 和输出F的状态卡诺图如下： Q0 Q2 0 1 0 1 01 0 0 11 1 X 10 0 X 21 Q0 01 11 10 00 Q2 0 1 0 0 1 1 1 X X 由卡诺图化简即写出状态方程如下： Q0*= Q0 Q1*= Q2Q0Q1 +Q0Q1 Q2*= Q1Q0Q2+Q0Q2 输出方程：F= Q0Q2 将状态方程与JK触发器特性方程Q*=JQ +KQ对比可得 J0= K0=1 J1= Q2Q0 K1=Q0 J2= Q1Q0 K2=Q0 根
7、据驱动方程与输出方程可绘制逻辑图如下： 6-8用D触发器和必要的门电路设计一个同步十二进制加法计数器，并检查设计的电路能否自启动。 题6-8解： 十二进制计数的状态数是M=12，根据公式2n-1<M<=2n，得n=4,所以用4个D触发器，设十二个状态编码分配从00001011，可画出状态转换图如下： 根据状态转换图可绘制出Q3*、Q2*、Q1*、Q0*的输出F的卡诺图如下： 1Q0Q32000111X X X X 10 Q1* 1Q0 Q3200 1 1 01 1 1 11X X X X 10 Q3*Q2*Q1*Q0* Q3* 1Q0 Q3200 01 1 11 X Q0* 1Q0
8、 Q32001 1 011 1 11X X X X 10 Q2* 1Q0 Q3200 01 1 1 11 X X 10 F 1Q0 Q3200 01 11X X X X 10 根据Q3、Q2、Q1、Q0和F的卡诺图化简可得状态方程如下： Q3*= Q3 Q1+ Q3 Q0+ Q2Q1Q0 Q2*= Q2 Q1+ Q2 Q0+ Q3Q2Q1Q0 Q1*= Q1Q0 + Q1Q0 Q0*= Q0 输出方程：F= Q3Q1Q0 将状态方程对比D触发器特性方程Q*=D，得4个触发器的驱动方程如下： D0=Q0 D1= Q1Q0 + Q1Q0= Q1Q0 D2= Q2 Q1+ Q2 Q0+ Q3Q2Q1
9、Q0 D3*= Q3 Q1+ Q3 Q0+ Q2Q1Q0 根据驱动方程和输出方程即画出逻辑图如下图所示： 6-9试设计一个带有控制端M的同步四进制可逆计数器。 题6-9解： 6-10用74HCl61构成的电路如图6-73所示。试分别说明电路控制端LC为1或为O时该电路的功能。 图6-73 题6-10解： LC为1时，装入无效，161对输入的CLK进行计数。 LC为1或为O时，装入有效，而装入值为D3=Q2，D2=Q1，D1=Q0，D0=串行输入数据，所以该电路的功能将数据左移，低位补的是串行输入数据。 6-11 试分析图6-74的计数器在C=1和C=0时各为几进制计数器 ? 图6-74 题6-
10、11解： 装入信号是0101经与非门形成 C=1时装入数据为0100，从0100到0101仅两个状态，所以是一个二进制计数器； C=0时装入数据为0010，从0010到0101共四个状态，所以是一个四进制计数器； 6-12用74HC293构成的电路如图6-75所示，试分析其逻辑功能。 图6-75 题6-12解： 6-13 图6-76电路是由两片同步十进制计数器74HCl60组成的计数器，试分析这是多少进制的计数器，两片之间是几进制 ? 图6-76 题6-13解： 由图可见，两个十进制计数器74HC160形成级联方式，其中，160(1)的装入和清零均为高电平，使能P和T有效，进位输出CO接161
11、(2)的使能端P和T，所以161(1)为个位，161(2)为十位，个位计数达到1001时，进位输出CO有效，使下一时钟CLK上升沿到达时，161(2)开始计数，而161(2)计数达到1001时，其CO经反向形成装入信号，装入值为0111，所以在反复计数时，161(2)的计范围是从0111至1001，只有三个状态，所以该电路两片之间是十进制计数，而由于161(2)只能记三个有效状态，所以两片形成的计数器是一个三十进制计数器。 6-14用74HCl61构成的电路如图6-77所示，试分析其逻辑功能。 图6-77 题6-14解： 由图可见，两个十六进制计数器74HC161形成级联方式，其中，161(1
12、)的装 入值为1100，进位输出CO接161(2)的使能端P和T，所以161(1)为低4位，161(2)为高4位，低4位计数达到1111时，进位输出CO有效，使下一时钟CLK上升沿到达时，161(2)开始计数，而161(2)计数达到1111时，其CO经反向形成装入信号，高4位的装入值为0011，所以在反复计数时，161(2)的计范围是从0011至1111，而低4位的计数范围是从1100至1111，整个8位从00111100到11111111，其计数范围是从60到255，共196个状态，所以该电路两片之间是196进制计数器。 6-15 试用74HCl61构成十一进制计数器。 题6-15解： 6-
13、16 试用74HC293构成十九进制计数器。 题6-16解： 6-17 试用74HCl61和必要的逻辑门设计一个可控进制的计数器，当输入控制变量M=0时为五进制计数器，M=1时为十三进制计数器。 题6-17解： 由于161是同步预置数，所以要使M=0时为五进制，可通过将161的预置数控制为LOAD1=(MQ2)，要使M=1时为十三进制，可通过将161的预置数控制为LOAD2=(MQ3Q2)，要使这两个装入任一个有效就实现装入，则可或其与输出即可。如下图所示。 6-18试用4位二进制计数器芯片74HCl60设计一个365进制的计数器。要求各数位间为十进制关系。允许附加必要的门电路。 题6-18解： 要实现365进制的计数，需要三片十进制计数器74HC160，首先将三片161级联，个位161(1)的进位输出CO接十位161(2)的使能端P和T，同理十位161(2)的进位输出CO接
