东南大学soc课件12_低功耗设计(3学时).

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1、1 SoC低功耗设计 2 目录 功耗基本原理 门控时钟技术（Clock Gating） 多电压域技术（Multi-Voltage） 电源门控技术（Power-Gating） 低功耗技术在SEP0611中的应用 低功耗前沿技术介绍 电路的功耗组成 动态功耗（Dynamic Power） 切换功耗（Switching Power）：在晶体管翻转 时的电流以及负载电容充放电造成功率消耗 短路功耗（Internal Power）：在CMOS导通瞬 间，产生一条从电源到地的短路电流，产生的 功耗 静态功耗（Static Power） 由于漏电流（Leak Current）的存在产生的， 在晶体管不导通时

2、，电路本身仍存在微小电流 ，从而产生功率消耗 3 翻转功耗 由电源对负载充电电流以及负载对地放电电流， 所产生的动态功耗称为翻转功耗。 当反相器输入由1到0变化时，PMOS导通NMOS截止 ，电源对负载进行充电操作，输出由0到1. 输入由1到0变化时，NMOS导通PMOS截止，输出从 1到0，负载对地放电操作。 4 短路功耗 在输入信号变化时，除了产生负载的充放电的电 流外，还会产生短路电流。当输入电压达到某一 值时，在短时间内PMOS和NMOS会同时开启， 从而产生了短路功耗。这是由于产生了一个从电 源到地的接近短路的导电通道。在很短的时间内 一个相对较大的瞬态开路电流流过了两个晶体管 。当

3、晶体管的阈值电压较低或者工作速度较慢时 会产生更多的内部功耗。 5 静态功耗 在早期的CMOS电路中漏电流是可忽略的，但是 随着芯片工艺尺寸的减小和阈值电压的降低，内 部功耗正在显著提高，在65nm及以下工艺时， 静态功耗占到整个芯片功耗的30%-50%。 静态功耗主要是由反向偏置的PN结二极管电流 、亚阈值电流、门栅感应漏极泄露电流、门栅泄 露电流产生的功耗组成。 6 静态功耗 亚阈值电流：当栅极输入电压小于阈值电 压时由于亚阈值 传导所产生的静态电流， 此时器件工作在弱反型区，有电流从漏极 流向源极，此电流叫亚阈值电流。在早期 技术中，亚阈值电流是可以忽略的。但是 ，在较低的电源电压和阈值

4、电压下，栅电 压趋近器件的阈值电压。亚阈值电流成指 数形式增长。 7 栅极电流：随着工艺尺寸的不断减小，栅 氧化层的厚度不断减小，在栅极电压VGS 的作用下，直接从栅极通过栅氧化层流向 衬底的电流，即栅极电流，它产生的原因 主要有两个：一是栅氧化层两端PN结的隧 穿效应；二是热电子注入效应。 8 栅导漏电流：当器件栅漏之间的反偏电压 VGS很高时，会在栅漏间形成很强的电场 ，进而会在栅极靠近漏极的附近形成一个 高浓度的P型区域（对于NMOS管而言）， 同时会产生从漏极流向衬底的栅导漏电流 。 9 源漏区反偏二极管电流：反向偏置的pn结漏电流 在CMOS电路中一直存在。从NMOS管的n型漏 极到

5、p型衬底，从n阱到p 型漏极的PMOS 管，这 种泄漏电流相对较小。 一旦晶体管上电，这些漏电流就会存在，它与时 钟频率或开关频率无关。降低时钟信号频率或关 闭时钟频率都无法使它减小。但是，通过降低电 源电压，或者完全切断晶体管的供电，可以减小 甚至消除漏电流。 10 11 目录 功耗基本原理 门控时钟技术（Clock Gating） 多电压域技术（Multi-Voltage） 电源门控技术（Power-Gating） 低功耗技术在SEP0611中的应用 低功耗前沿技术介绍 频繁的信号翻转会造成很大的短路电流，以及对负载电容进行频 繁的充放电，即增大所谓的内部功耗（Internal Power

6、）和切换 功耗（Switch Power）。在现代数字集成电路设计中，时钟信号 作为数据传输的基准，对于同步数字系统的功能、性能和稳定性 起决定性的作用。通常时钟信号有高扇出，高频率，路径长的特 点，在当前的高端SoC系统中，时钟频率已经超过1GHz，所以 时钟树上消耗的功耗十分的可观，大约占到系统总功耗的30%到 40%。同时时钟信号连接时序单元，如寄存器和锁存器，所以这 些时序单元上同样消耗了不可忽视的动态功耗。门控时钟技术作 为一项传统的降低动态功耗的技术被广泛应用于现代数字集成电 路设计中，即用一个控制信号控制时钟的开启和关闭，在模块不 工作时关闭时钟，在需要工作的时候，打开时钟，从而

7、通过降低 触发器总的翻转率达到降低功耗的目的，其特点为实现简单，并 且十分有效。 12 门控时钟技术被广泛应用于现代数字集成电路设计中是由于其结 构简单，可以应用在标准化流程中，基本上所有的商业化EDA工 具，如新思公司（Synopsys Inc）的综合工具Design Complier ，Sequence Design 公司的Power Theater工具，以及Cadence 公司的SoC Encounter工具都支持自动插入门控时钟单元的功能 ，同时调整时钟树网络，以解决门控时钟单元带来的时钟偏移（ Skew）和和延时（Delay）。 13 左图为传统的选择器设计，通过使能信号EN来 控制

8、当时钟信号来临的时候，寄存器采样新值D 还是保持原来的值Q； 右图为应用门控时钟技术的设计，通过用EN信 号控制时钟信号的开关，在EN信号无效时，寄 存器的时钟端将保持一个定值，D端的数值将不 能传到Q端。 14 在逻辑综合过程中对RTL代码中插入门控时钟是通过判 定一组寄存器是否共用一个使能信号（此信号用来决定 当有效时钟来临的时候寄存器是否能读入新的值）来完 成的。传统的方法是用这个共用的信号来控制连接在寄 存器D端的选择器，或者连接到具有时钟使能端的寄存 器的时钟使能端。运用门控时钟技术，综合工具会找到 这些共用的控制信号，用它们控制时钟门控单元。因此 ，如果一组寄存器共用一个使能信号控

9、制门控时钟单元 ，当此使能信号无效时，这组寄存器几乎不消耗动态功 耗，当然时钟门控单元会消耗一部分功耗。 15 三位计数器 module counter (CLK,RST_N,INC,COUNT) input CLK; input RST_N; input INC; output 2:0 COUNT; reg 2:0 COUNT; always(posedge CLK or negedge RST_N) begin if(RST_N) COUNT = #1 3b0 ; else if(INC) COUNT = #1 COUNT + 1 ; end endmodule 16 计数器有异步复位信号

10、RST_N， 当RST_N拉低时，计数器复位（ 归零），正常计数时，RST_N必 须置高，此时当INC信号为高时 ，计数值在每个时钟周期加一， 如果INC为低，计数值保持不变 。用传统的选择器综合方法，综 合结果如图。 此时时钟信号直接连接到每个寄 存器的时钟端，这就意味着在 INC信号为低，即寄存器的输出 值通过选择器返回到寄存器的D 端（数据输入端）时，时钟端的 信号仍然在不停的跳变。 17 用门控时钟技术实现的相同电 路（三位计数器）。两个电路 很相似，只是后者在时钟网络 上加入了时钟门控单元，只有 当INC信号为高的时钟，时钟信 号才能穿过时钟门控单元到达 寄存器的时钟端。当INC信号

11、为 低的时候，寄存器没有时钟翻 转，所以将如传统设计一样保 持原来的值。这样就可以去掉 传统设计中的寄存器前级的三 个选择器，如果在多个寄存器 的实现中将显著减小面积。 18 常见的时钟门控单元分为两种，锁 存器类型（Latch-based）和非锁存 器类型（Latch-free）。非锁存器类 型只需要一个简单的与门（AND Gate）或者或门（OR Gate） 具体使用与门还是或门取决于寄存 器是由上升沿触发还是下降沿触发 。应用此结构的时钟门控单元时， 要注意使能信号要在时钟信号的非 触发沿变化，防止时钟信号的变化 在切换时被截断，或者产生毛刺 19 非锁存器类型的时钟门控单 元对于使能信

12、号的时序有一 定的要求，对于单时钟寄存 器设计不太适合。 锁存器类型的时钟门控单元 加入了电平敏感的锁存器， 用来将使能信号从时钟的触 发沿保持到非触发沿， 对于使能信号的时序没有特 殊的要求 20 21 目录 功耗基本原理 门控时钟技术（Clock Gating） 多电压域技术（Multi-Voltage） 电源门控技术（Power-Gating） 低功耗技术在SEP0611中的应用 低功耗前沿技术介绍 芯片的动态功耗正比于电压值的平方，静态功耗正比于电压值， 因此芯片的电压域管理策略对芯片的功耗影响很大。 多电压域技术是按照芯片功能和应用需要，将不同的逻辑模块放 置在不同的电压域中，这些电

13、压域由电源管理模块分别独立供电 ，使得不同的逻辑模块可以在不同的电压下工作。 例如，某一段时间内，某些性能要求不高的模块可位于低电压域 中，而性能要求较高模块的供电电压相应较高， 且多电压域技术也是动态电压频率缩放（Dynamic Voltage and Frequency Scaling , DVFS）、静态电压缩放（Static Voltage Scaling, SVS）、自适应电压缩放（Adaptive Voltage Scaling, AVS）设计的基础。 22 电路采用多电压域技术会给设计带来一些的新的挑战： 信号在不同电压域之间传递，需要插入电平转换器（Level Shifter）

14、实现 电平转换。 由于芯片各个模块会工作在多种电压下，因此在各种电压下的时序要求都 要满足，加大了静态时序分析（Static Timing Analysis ,STA）的复杂度。 电源网格(Power grids)的布局规划、模块接口单元的电源布线等都变得更 复杂。 板级上需要更多电压调节器来提供各种不同电压，增加板级设计的复杂度 。 由于各个模块电压不同，模块间上电/下电顺序也需要仔细设计以避免电路 出现死锁。 23 当一个信号从低电平电压域通入高电平电压域，由于 PMOS晶体管栅极所加电压过低而导致该逻辑门无法完 全关断，电平转换器的使用可防止这种情况下出现的不 正常的漏电电流； 其次，因

15、为信号必须在不同电压域中进行翻转，电平转 换器能保证这些信号线的翻转时间与延时计算正确，从 而得到正确的时序信息。 电平转换器实现不同电平之间的转换，属于模拟电路， 而且由于模拟电路设计问题，这些电平转换器都是单向 的，从高电平到低电平转换或从低电平到高电平转换。 24 当高电平向低电平转换时，要求高电平不超过低电平平均电压 的25%，因为过高的电压可能会导致时序问题。 高向低的电平移位器可以就用一个反相器或缓冲器实现，一个 典型的高到低的电平转换器如图所示。 电平转换器放置在低电压域中，其栅极上可以有一定的输入过 压，输出转换为低电平。 25 低到高的电平转换器一般都是专门转换单元，因为低电

16、 平电路的输入信号不足以驱动高电平电路中的NMOS管 ，这将会导致电路的上升时间和下降时间变得很长，电 路速度变慢。 一个简单的低到高的电平转换器如图所示，通过输入和 输入的反相信号驱动一个放大器。 26 27 目录 功耗基本原理 门控时钟技术（Clock Gating） 多电压域技术（Multi-Voltage） 电源门控技术（Power-Gating） 低功耗技术在SEP0611中的应用 低功耗前沿技术介绍 随着工艺技术的发展，由漏电流所产生的功耗所占的总功耗比例 越来越大。对于诸如手机的手持移动设备中的SoC芯片，休眠模 式下漏电流功耗的大小是设计者在设计时必须考虑的设计因素。 对于希望在休眠模式下尽量节省功耗的设计来说，最好的办法是 ，将处于休眠