《数字电子技术译码器讲述》由会员分享，可在线阅读，更多相关《数字电子技术译码器讲述（33页珍藏版）》请在金锄头文库上搜索。
1、第三节 译码器和编码器 （特定含义：规则、顺序） 二进制代码 某种代码 译 码 编 码 译码器 编码器 一、译码器 （一）二进制译码器 二进制译码器输入输出满足：m=2n 译码输入 译码输出 a1 a0 y0 y1 y2 y3 0 0 1 0 0 0 0 1 0 1 0 0 1 0 0 0 1 0 1 1 0 0 0 1 2位二进制译码器 如：24译码器 38译码器 416译码器 译码输入 译码输出 a1 a0 y0 y1 y2 y3 0 0 0 1 1 1 0 1 1 0 1 1 1 0 1 1 0 1 1 1 1 1 1 0 2位二进制译码器 （二）十进制译码器 又称：二十进制译码器 或：
2、410译码器 译码输入：n位二进制代码 译码输出m位： 一位为1，其余为0 或一位为0，其余为1 译码输入，二进制编码0-7 依次对应8个输出 38译码器74LS138 八个输出端，低电平有效。 译码状态下，相应输出端为 禁止译码状态下，输出均为 S1、 使能输入, 与逻辑。 EN = 1（ EN=0 ，禁止译码，输出均为 ) ，译码 A0 A2 使能端的两个作用： （1）消除译码器输出尖峰干扰 EN端的正电平的出现在A0-A2稳定之后 EN端正电平的撤除在A0-A2再次改变之前 （2）逻辑功能扩展 例：用38译码器构成416译码器 避免A0-A2在变化过程中引 起输出端产生瞬时负脉冲 例：用
3、38译码器 构成416译码器 X0-X3：译码输入 E：译码控制 E=0，译码 E=1，禁止译码 X3-X0：0000-0111， 第一片工作 X3-X0：1000-1111 第二片工作 000-111 译码输入 0 0 1 0 0 0 000-111 译码输入 1 0 10 0 1 例12：试用 CT74LS138和与非门构成一位全加器。 解:全加器的最小项表达式应为 （三）译码器的应用 Si = Ci+1 = （三）数字显示译码器 （1）七段数码管 （2）七段显示译码器 共阴极 共阳极 ：高电平亮 ：低电平亮 每一段由一个发光二极管组成 输入：二十进制代码 输出：译码结果，可驱 动相应的七
4、段数码管显 式示正确的数字 七段译码器CT7447 D、C、B、A：BCD码输入信号 ag：译码输出，低电平有效 （）熄灭信号输入。低电平时，输出ag均为高电平（全灭）； （）灭零输出信号。=0时，=0 ：试灯信号输入。当 = 1（无效）时， =0且 不论DA状态如何，ag七段全亮。 熄灭信号输入/灭零输出信号 ：灭零输入信号（不显示，其它数码正常显示）。 =0（=）时，不显示数码0。 第四节 数据选择器和数据分配器 在多个通道中选择其中的某一路，或 个信息中选择其中的某一个 信息传送或加以处理， 将传送来的或处理后的信息分配到各通道去。 数据选择器 数据分配器 多输入一输出 选择 一输入多输
5、出 分配 发送端，并串接收端，串并 一、数据选择器 （一）分类：二选一、四选一、八选一、十六选一 双四选一数据选择器CT74LS153 使能端 输出端 数据 输入 公用控 制输入 双四选一数据选择器CT74LS153 简易符号 八中选一数据选择器CT74LS151 八选一需 三位地址码 （二）数据选择器的应用 例：试用最少数量的四选一选择器扩展成八选一选择器。 解：（1）用一片双四选一数据选择器，实现八个输入端 （2）用使能端形成高位地址，实现三位地址，控制八个输入。 例：试用四选一数据选择器构成十六选一的选择器 第二级，控制选择 第一级中的一组 第一级， 分为四组 二、数据分配器 （一）数据
6、分配器的功能 分配器与选择器的功能相反 当F = 1时它即为普通的译 码器。 一输入 多输出 逻辑符号 （二）数据分配器的应用 例：利用数据选择器和分配器实现信息的“并行串行并行” 传送。 由译码器连成的数据分配器 0 0 0 0 1 1 0 译码 禁止译码 0 1 第五节 奇偶检验电路 （2）奇偶检验 （1）奇偶检验码 一、奇偶检验 信息位 ：由若干位二进制代码构成 奇偶检验位 ：一位代码构成 奇检验 ：整个码组中的个数为奇数 偶检验 ：整个码组中的个数为偶数 FE偶检验位 FOD奇检验位 发送信息码(N位) 接收信息码(N位)+ 检验位(1位) 检验位(1位)检验结果 二、奇偶位产生和检验
7、电路 异或门的功能：奇数个1的连续异或运算其结果为1； 偶数个1的连续异或运算其结果为0。 S = 0，传输无误；S = 1传输有误 FE=B3B2B1B0 S=B3B2B1B0FE 发送端偶检验位表达式： 接受端偶检验位表达式： 第六节 模块化设计概述 选择合适的集成电路 减少电路所需的模块总数 降低成本 提高电路可靠性。 （1）根据系统的逻辑功能要求画出系统结构框图，且按 功能将其划分成若干个子方框 （2）根据各子功能框的要求，选用合适的MSI或LSI （3）根据实际情况，有时需按传统设计方法设计出相关 的接口电路和外围辅助电路 设计步骤： 设计原则： 例：设计一个将8421BCD码转换成
8、余3BCD码的码组转换器。 （2）采用与逻辑电路输出端等同数量的数据选择器 且附加门（本题需用四个选择器） （3）采用译码器附加相应数量门（本题需一块4线-16线译 码器和四个门） （5）采用ROM和可编程逻辑器件（后续章节学习）。 经比较，采用第种方法最经济合理 （1）利用经典的传统设计法，用SSI实现（见例5） （4）采用一块四位二进制加法器（见例6） 第七节 组合电路中的竞争与冒险 一、冒险与竞争 竞争： 冒险： 在组合电路中，信号经由不同的途径达到某一会合点 的时间有先有后 由于竞争而引起电路输出发生瞬间错误现象。表现为 输出端出现了原设计中没有的窄脉冲，常称其为毛刺 。 二、竞争与冒
9、险的判断 代数法：或的形式时，A变量的变化可能引起险象。 卡诺图法： 如函数卡诺图上为简化作的圈相切，且相切处又无 其他圈包含，则可能有险象。 如图所示电路的卡诺图两圈相切，故有险象。 三、冒险现象的消除 1. 利用冗余项 如图所示卡诺图，只要在两圈相切处增加一个圈（冗余），就能 消除冒险。由此得函数表达式为 三、冒险现象的消除 1. 利用冗余项 . 吸收法 在输出端加小电容C可以消除毛刺如图3-58所示。但是输出波 形的前后沿将变坏, 在对波形要求较严格时，应再加整形电路 。 .取样法 三、冒险现象的消除 1. 利用冗余项 . 吸收法 电路稳定后加入取样脉冲，在取样脉冲作用期间输出的信号才有
10、 效，可以避免毛刺影响输出波形。 加取样脉冲原则： “或”门及“或非”门 加负取样脉冲 “与”门及“与非”门加 正取样脉冲 利用冗余项：只能消除逻辑冒险，而不能消除功能冒险；适 用范围有限 三种方法比较： 取样法：加取样脉冲对逻辑冒险及功能冒险都有效。目 前大多数中规模集成模块都设有使能端，可以将取样信 号作用于该端，待电路稳定后才使输出有效。 吸收法：加滤波电容使输出信号变坏，引起波形的上升、下 降时间变长，不宜在中间级使用。实验调试阶段采用的应急 措施； 加法器、比较器、译码器、编码器、数据选择器和码组检验 器等。 本 章 小 结 任何时刻的输出仅决定于当时的输入，而与电路原来的状 态无关；它由基本门构成，不含存贮电路和记忆元件，且 无反馈线。 根据已经给定的逻辑电路，描述其逻辑功能。 根据设计要求构成功能正确、经济、可靠的电路 （）组合电路 （）组合电路的分析 （）组合电路的设计 （）常用的中规模组合逻辑模块 作 业 3-3、 3-4、3-5、3-6、3-8、3-9、3-10、3-11、3-15、 3-16 电路图 8421BCD码 余3码 例5：试将8421BCD码转换成余3BCD码 例6：试用四位加法器实现8421BCD码至余3BCD码的转换。
