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1、某些公司的电子类笔试题 本帖隐藏的内容需要回复才可以浏览 1、FPGA和ASIC的概念他们的区别答：FPGA是可编程ASICASIC:专用集成电路它是面向专门用途的电路专门为一个用户设计和制造的2、建立时间(setuptime)与保持时间(holdtime)意思?答：建立时间是指触发器的时钟信号上升沿到来以前数据稳定不变的时间输入信号应提前时钟上升沿(如上升沿有效)T时间到达芯片这个T就是建立时间Setuptime.如不满足setuptime,这个数据就不能被这一时钟打入触发器只有在下一个时钟上升沿数据才能被打入触发器保持时间是指触发器的时钟信号上升沿到来以后数据稳定不变的时间如果holdti
2、me不够数据同样不能被打入触发器如果不满足建立和保持时间的话那么DFF将不能正确地采样到数据将会出现metastability(亚稳态)的情况如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时间那么超过量就分别被称为建立时间裕量和保持时间裕量3、什么是竞争与冒险现象?怎样判断?如何消除?答：在组合逻辑中由于门的输入信号通路中经过了不同的延时导致到达该门的时间不一致叫竞争产生毛刺叫冒险如果布尔式中有相反的信号则可能产生竞争和冒险现象解决方法：一是添加布尔式的消去项二是在芯片外部加电容4、同步电路和异步电路的区别?答：同步电路：存储电路中所有触发器的时钟输入端都接同一个时钟脉冲源因而所有触发
3、器的状态的变化都与所加的时钟脉冲信号同步异步电路：电路没有统一的时钟有些触发器的时钟输入端与时钟脉冲源相连这有这些触发器的状态变化与时钟脉冲同步而其他的触发器的状态变化不与时钟脉冲同步5、什么是NMOS、PMOS、CMOS?什么是增强型、耗尽型?什么是PNP、NPN?他们有什么差别?答：MOS场效应管即金属氧化物半导体型场效应管英文缩写为MOSFET(MetalOxideSemiconductorFieldEffectTransistor)属于绝缘栅型其主要特点是在金属栅极与沟道之间有一层二氧化硅绝缘层因此具有很高的输入电阻(最高可达1015)它也分N沟道管和P沟道管符号如图1所示通常是将衬底
4、(基板)与源极S接在一起根据导电方式的不同MOSFET又分增强型、耗尽型所谓增强型是指：当VGS=0时管子是呈截止状态加上正确的VGS后多数载流子被吸引到栅极从而“增强”了该区域的载流子形成导电沟道耗尽型则是指当VGS=0时即形成沟道加上正确的VGS时能使多数载流子流出沟道因而“耗尽”了载流子使管子转向截止PNP与NPN的区别在表面上是以PN结的方向来定义的实际上是以三极管的结构材料来区分的PNP是两边的棒料是镓中间的是硅镓是第三主族的元素其核外为三个电子硅是第四主族的元素其核外有四个电子这样在两个PN的方向上的顺序是PNN的关系;相反NPN是两边的材料是硅中间的是镓形成的PN结顺序为NPN的
5、关系顺便说明：P的意思是在PN结上缺少电子以空穴为主导电的材料也叫P型材料;N的意思是在PN结上有多余的电子以电子为主导电的材料也叫N型材料突然找到一个别人整理好的版本：1、同步电路和异步电路的区别?(仕兰微电子)异步电路主要是组合逻辑电路用于产生地址译码器、FIFO或RAM的读写控制信号脉冲但它同时也用在时序电路中此时它没有统一的时钟状态变化的时刻是不稳定的通常输入信号只在电路处于稳定状态时才发生变化也就是说一个时刻允许一个输入发生变化以避免输入信号之间造成的竞争冒险电路的稳定需要有可靠的建立时间和持时间待下面介绍同步电路是由时序电路(寄存器和各种触发器)和组合逻辑电路构成的电路其所有操作都
6、是在严格的时钟控制下完成的这些时序电路共享同一个时钟CLK而所有的状态变化都是在时钟的上升沿(或下降沿)完成的比如D触发器当上升延到来时寄存器把D端的电平传到Q输出端在同步电路设计中一般采用D触发器异步电路设计中一般采用Latch2、什么是同步逻辑和异步逻辑?(汉王笔试)同步逻辑是时钟之间有固定的因果关系异步逻辑是各时钟之间没有固定的因果关系电路设计可分类为同步电路和异步电路设计同步电路利用时钟脉冲使其子系统同步运作而异步电路不使用时钟脉冲做同步其子系统是使用特殊的“开始”和“完成”信号使之同步由于异步电路具有下列优点无时钟歪斜问题、低电源消耗、平均效能而非最差效能、模块性、可组合和可复用性因
7、此近年来对异步电路研究增加快速论文发表数以倍增而IntelPentium4处理器设计也开始采用异步电路设计异步电路主要是组合逻辑电路用于产生地址译码器、FIFO或RAM的读写控制信号脉冲其逻辑输出与任何时钟信号都没有关系译码输出产生的毛刺通常是可以监控的同步电路是由时序电路(寄存器和各种触发器)和组合逻辑电路构成的电路其所有操作都是在严格的时钟控制下完成的这些时序电路共享同一个时钟CLK而所有的状态变化都是在时钟的上升沿(或下降沿)完成的3、什么是线与逻辑要实现它在硬件特性上有什么具体要求?(汉王笔试)线与逻辑是两个输出信号相连可以实现与的功能在硬件上要用oc门来实现(漏极或者集电极开路)由于
8、不用oc门可能使灌电流过大而烧坏逻辑门同时在输出端口应加一个上拉电阻(线或则是下拉电阻)4、什么是Setup和Holdup时间?(汉王笔试)5、setup和holdup时间,区别.(南山之桥)6、解释setuptime和holdtime的定义和在时钟信号延迟时的变化(未知)7、解释setup和holdtimeviolation画图说明并说明解决办法(威盛VIAxx.11.06上海笔试试题)时间(SetupTime)和保持时间(Holdtime)建立时间是指在时钟边沿前数据信号需要保持不变的时间保持时间是指时钟跳变边沿后数据信号需要保持不变的时间如果不满足建立和保持时间的话那么DFF将不能正确地
9、采样到数据将会出现metastability的情况如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时间那么超过量就分别被称为建立时间裕量和保持时间裕量8、说说对数字逻辑中的竞争和冒险的理解并举例说明竞争和冒险怎样消除(仕兰微电子)9、什么是竞争与冒险现象?怎样判断?如何消除?(汉王笔试)在组合逻辑中由于门的输入信号通路中经过了不同的延时导致到达该门的时间不一致叫竞争产生毛刺叫冒险如果布尔式中有相反的信号则可能产生竞争和冒险现象解决方法：一是添加布尔式的(冗余)消去项但是不能避免功能冒险二是在芯片外部加电容三是增加选通电路在组合逻辑中由于多少输入信号变化先后不同、信号传输的路径不同或是各种
10、器件延迟时间不同(这种现象称为竞争)都有可能造成输出波形产生不应有的尖脉冲(俗称毛刺)这种现象成为冒险10、你知道那些常用逻辑电平?TTL与S电平可以直接互连?(汉王笔试)常用逻辑电平：TTL、CMOS、LVTTL、LVCMOS、ECL(EmitterCoupledLogic)、PECL(Pseudo/PositiveEmitterCoupledLogic)、LVDS(LowVoltageDifferentialSignaling)、GTL(GunningTransceiverLogic)、BTL(BackplaneTransceiverLogic)、ETL(enhancedtransceiv
11、erlogic)、GTLP(GunningTransceiverLogicPlus);RS232、RS422、RS485(12V5V3.3V);TTL和CMOS不可以直接互连由于TTL是在0.33.6V之间而CMOS则是有在12V的有在5V的CMOS输出接到TTL是可以直接互连TTL接到CMOS需要在输出端口加一上拉电阻接到5V或者12Vcmos的高低电平分别为:Vih=0.7VDD,Vil=0.9VDD,Vol=2.0v,Vil=2.4v,Vol=0.4v.用cmos可直接驱动ttl;加上拉电阻后,ttl可驱动cmos.1、当TTL电路驱动S电路时如果TTL电路输出的高电平低于S电路的最低高
12、电平(一般为3.5V)这时就需要在TTL的输出端接上拉电阻以提高输出高电平的值2、OC门电路必须加上拉电阻以提高输出的搞电平值3、为加大输出引脚的驱动能力有的单片机管脚上也常使用上拉电阻4、在S芯片上为了防止静电造成损坏不用的管脚不能悬空一般接上拉电阻产生降低输入阻抗提供泄荷通路5、芯片的管脚加上拉电阻来提高输出电平从而提高芯片输入信号的噪声容限增强抗干扰能力6、提高总线的抗电磁干扰能力管脚悬空就比较容易接受外界的电磁干扰7、长线传输中电阻不匹配容易引起反射波干扰加上下拉电阻是电阻匹配有效的抑制反射波干扰上拉电阻阻值的选择原则包括:1、从节约功耗及芯片的灌电流能力考虑应当足够大;电阻大电流小2
13、、从确保足够的驱动电流考虑应当足够小;电阻小电流大3、对于高速电路过大的上拉电阻可能边沿变平缓综合考虑以上三点,通常在1k到10k之间选取对下拉电阻也有类似道理/OC门电路必须加上拉电阻以提高输出的搞电平值OC门电路要输出“1”时才需要加上拉电阻不加根本就没有高电平在有时我们用OC门作驱动(例如控制一个LED)灌电流工作时就可以不加上拉电阻OC门可以实现“线与”运算OC门就是集电极开路输出总之加上拉电阻能够提高驱动能力什么是OC门?OC门又称集电极开路(漏极开路)与非门门电路OpenCollector(OpenDrain)为什么引入OC门?实际使用中,有时需要两个或两个以上与非门的输出端连接在
14、同一条导线上将这些与非门上的数据(状态电平)用同一条导线输送出去因此需要一种新的与非门电路OC门来实现“线与逻辑”OC门主要用于3个方面：1、实现与或非逻辑用做电平转换用做驱动器由于OC门电路的输出管的集电极悬空使用时需外接一个上拉电阻Rp到电源VCCOC门使用上拉电阻以输出高电平此外为了加大输出引脚的驱动能力上拉电阻阻值的选择原则从降低功耗及芯片的灌电流能力考虑应当足够大;从确保足够的驱动电流考虑应当足够小2、线与逻辑即两个输出端(包括两个以上)直接互连就可以实现“AND”的逻辑功能在总线传输等实际应用中需要多个门的输出端并联连接使用而一般TTL门输出端并不能直接并接使用否则这些门的输出管之
15、间由于低阻抗形成很大的短路电流(灌电流)而烧坏器件在硬件上可用OC门或三态门(ST门)来实现用OC门实现线与应同时在输出端口应加一个上拉电阻3、三态门(ST门)主要用在应用于多个门输出共享数据总线为避免多个门输出同时占用数据总线这些门的使能信号(EN)中只允许有一个为有效电平(如高电平)由于三态门的输出是推拉式的低阻输出且不需接上拉(负载)电阻所以开关速度比OC门快常用三态门作为输出缓冲器11、如何解决亚稳态(飞利浦大唐笔试)?亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态当一个触发器进入亚稳态时既无法预测该单元的输出电平也无法预测何时输出才能稳定在某个正确的电平上在这个稳定期间触发器输出一些中间级电平或者可能处于振荡状态并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去解决方法： 12、IC设计中同步复位与异步复位的区别(南山之桥)同步复位在时钟沿采复位信号完成复位动作异步复位不管时钟只要复位信号满足条件就完成复位动作异步复位对复位信号要求比较高不能有毛刺如果其与时钟关系不确定也可能出现亚稳态13、MOORE与MEELEY状态机的特征(南山之桥)Moore状态机的输出仅与当前状态值有关,且只在时钟边沿到来时才会有状态变化.Mealy状态机的输出不仅与当前状态值有关,而且与当前输入值有关,这14、多时域设计中,如何处理信号跨时域(南山之桥)不同的时钟域
