数电ch3-TTL逻辑门电路

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1、3.5 TTL逻辑门电路 3.5.1 BJT的开关特性 3.5.2 TTL反相器的基本电路 3.5.3 改进型TTL门电路 3.5 TTL逻辑门 3.5.1 BJT的开关特性 iB0，iC0，vO=VCEVCC，c、e极之间近似于开路。vI=0V时: iBiBS ，vO=VCE0.2V，c、e极之间近似于短路。vI=5V时: BJT相当于受vI控制的电子开关。 2. BJT的开关时间 从截止到导通 开通时间ton(=td+tr) 从导通到截止 关闭时间toff(= ts+tf) BJT饱和与截止两种状态的相 互转换需要一定的时间才能完成。 CL的充、放电过程均需经历一定 的时间，必然会增加输出

2、电压O波 形的上升时间和下降时间，导致基 本的BJT反相器的开关速度不高。 2. BJT的开关时间 若带电容负载 故需设计有较快开关速度的实用型TTL门电路。 输出级 T3、D、T4和Rc4构 成推拉式的输出级 。用于提高开关速 度和带负载能力。 中间级T2和电阻 Rc2、Re2组成，从 T2的集电结和发射 极同时输出两个相 位相反的信号，作 为T3和T4输出级的 驱动信号； Rb1 4k W Rc2 1.6k W Rc4 130 W T4 D T2 T1 + vI T3 + vO 负载 Re2 1K W VCC(5V) 输入级 中间级 输出级 3.5.2 TTL反相器的基本电路 1. 电路组

3、成 输入级T1和电阻 Rb1组成。用于提 高电路的开关速度 2. TTL反相器的工作原理（逻辑关系、性能改善） （1）当输入为低电平（I = 0.2 V） T1 深度饱和,VB1=0.9V 截止 导通导通截止饱和低电平 T4D4T3T2T1输入 高电平 输出 T2 、 T3截止，T4 、D导通 要使T2 、T3导通则要求， VB1=2.1V （2）当输入为高电平（I = 3.6 V） T2、T3饱和导通 T1:倒置的放大状态。 T4和D截止。 使输出为低电平. vO=vC3=VCES3=0.2V 输入A输出L 01 10 逻辑真值表 逻辑表达式 L = A 饱和 截止 T4 低电平截止截止饱和

4、倒置工作高电平 高电平导通导通截止饱和低电平 输出 D4T3T2T1输入 采用肖特基势垒二极管SBD 限制BJT导通时的饱和深度。 SBD导通电压为0.4V。使BJT的c、e间正偏电压钳位在 0.4V，而不进入深度饱和。 3.5.3 改进型TTL门电路-抗饱和TTL门电路 1.肖特基TTL反相器 电路如图所示。 2. 其他TTL门电路 与非门 或非门 3.7.1 正负逻辑问题 3.7 逻辑描述中的几个问题 3.7.2 基本逻辑门的等效符号及其应用 3.7.1 正负逻辑问题 1. 正负逻辑的规定 0 1 1 0 正逻辑 负逻辑 3.7 逻辑描述中的几个问题 正逻辑体制:将高电平用逻辑1表示，低电

5、平用逻辑0表示 负逻辑体制:将高电平用逻辑0表示，低电平用逻辑1表示 A B L 1 1 0 1 0 0 0 1 0 0 0 1 _与非门 A B L 0 0 1 0 1 1 1 0 1 1 1 0 某电路输入与输出电平表 A B L L L H L H H H L H H H L 采用正逻辑 _或非门 采用负逻辑 与非 或非 负逻辑 正逻辑 2. 正负逻辑等效变换 与 或 非 非 3.7.2 基本逻辑门电路的等效符号及其应用 1、 基本逻辑门电路的等效符号 与非门及其等效符号 系统输入信号中，有的是高电平有效，有的是低电平有效。 低电平有效，输入端加小圆圈；高电平有效，输入端不加 小圆圈。

6、或非门及其等效符号 逻辑门等效符号的应用 利用逻辑门等效符号，可实现对逻辑电路进行变换， 以简化电路，能减少实现电路的门的种类。 控制电路 逻辑门等效符号强调低电平有效 L=0 使EN为低电平 G2可用或门实现 如RE、AL都要求高电平有效，EN高电平有效 如RE、AL都要求低电平有效，EN高电平有效 如RE、AL都要求高电平有效，EN低电平有效 3.8 逻辑门电路使用中的几个实际问题 3.8.1 各种门电路之间的接口问题 3.8.2 门电路带负载时的接口问题 3.8.3 抗干扰措施 3.8.4 CMOS小逻辑和宽总线系列 2)驱动器件的输出电压必须处在负载器件所要求的输入电压范 围，包括高、

7、低电压值（属于电压兼容性的问题）。 在数字电路或系统的设计中，往往将不同电源电压的CMOS 系列（或CMOS和 TTL）两种器件混合使用，以满足综合要 求。由于每种器件的电压和电流参数各不相同，因而在这两 种器件连接时，要满足驱动器件和负载器件的以下条件： 3)驱动器件必须对负载器件提供足够大的拉电流和灌电流（属 于门电路的扇出数问题）； 3.8.1 各种门电路之间的接口问题 1)门电路的输入或输出电压必须处在手册规定的极值之内。 （1）输入电压极值VI(max) 和VI(min) 有些逻辑门电路允许VI超过VDD，有些不允许。 74HC系列最大输入VI(max) =VDD +0.5V，VI被

8、钳位，不能超过VDD 。 74AHC系列VI(max) =7V,采用VDD =3.3V时,允许VI3.3V。 两系列VI(min)均为0V，考虑保护二极管作用，VI(min)=-0.5V。 1. 各种门电路输入或输出电压的极值 （2）输出电压极值VO(max) 和VO(min) 有些逻辑门电路允许VO超过VDD，有些不允许。 74HC和AHC系列最大输出VO(max) =VDD +0.5V，不能超过VDD 。 74LVC系列VO(max) =6.5V。采用VDD =3.3V时,允许VO3.3V,只要 小于6.5V即可。 1. 各种门电路输入或输出电压的极值 负载器件所要求的输入电压 VOH(m

9、in)VIH(min) VOL(max)VIL(max) 2. 各种门电路电压兼容性和电流匹配性问题 VOH (min) vO V OL (max) vI VIH (min) V IL (max ) 灌电流 IIL 拉电流 IIH 对负载器件提供足够大的拉电流和灌电流 IOH(max) IIH(total) IOL(max) IIL(total) 101 n个 010 n个 IOH IIH IIL IOL 驱动电路必须能为负载电路提供足够的驱动电流 驱动电路 负载电路 1、）VOH(min) VIH(min) 2、）VOL(max) VIL(max) 4、）IOL(max) IIL(total

10、) 结论： 驱动电路必须能为负载电路提供合乎相应标准的高、低电平 IOH(max) IIH(total) 3、） 图中给出了各个系列在给定电源电压下四个逻辑电平参数 3、5V CMOS门驱动3.3V CMOS门 VOH（min)=4.4V VOL(max) =0.5V 3.3V CMOS门系列 VIH(min) = 2V VIL(max )= 0.8V IOH（max)= 20A IIH（max)=5A VOH(min) VIH(min) VOL(max) VIL(max) 带拉电流负载 输出、输入电压 带灌电流负载 已知：5V CMOS门系列 IOL（max)= 20A IIL（max)=

11、5 A， IOH(max) IIH(total) IOL(max) IIL(total) 当负载门个数n小于4 4. 3.3V CMOS门驱动5V CMOS门 式2、3、4、都能满足，但式1 VOH(min) VIH(min)不满足 采用外接上拉电阻。 （ IO ：驱动门输出级截止管的漏电流） VOH（min)=2.4V VOL(max) =0.4V 5V CMOS门系列 VIH(min)=3.5V VIL(max )=1.5V IOH（max)= 0.1mA IIH（max)=5A 已知：3.3V CMOS门系列 IOL（max)= 0.1mA IIL（max)= 5 A， 5. 低电压CM

12、OS电路之间的接口 不同系列逻辑电路之间接口，通常采用专门的逻辑电平 转换器，如图所示。VDDA和VDDB分别为两种系列逻辑电路 的电源电压。 1. 门电路直接驱动显示器件 3.8.2 门电路带负载时的接口电路 门电路的输入为低电平，输出为高电平时，LED发光 当输入信号为高电平，输出为低电平时,LED发光 解：LED正常发光需要几mA的电流，并且导通时的压降 VF为1.6V。根据表3.3.4查得，当VCC=5V时，VOL=0.1V， IOL(max)=4mA。因此ID取值不能超过4mA。限流电阻的最小 值为 例3.8.2 试用74HC04六个CMOS反相器中的一个作为接口 电路，使门电路的输

13、入为高电平时，LED导通发光。 2. 机电性负载接口 用各种数字电路来控制机电性系统的功能,而机电系统所需 的工作电压和工作电流比较大。要使这些机电系统正常工作， 必须扩大驱动电路的输出电流以提高带负载能力，而且必要时 要实现电平转移。 如果负载所需的电流不特别大，可以将两个反相器并联 作为驱动电路，并联后总的最大负载电流略小于单个门最 大负载电流的两倍。 如果负载所需的电流比较大，则需要在数字电路的输出 端与负载之间接入一个功率驱动器件。 1. 多余输入端的处理措施 3.8.3 抗干扰措施 以不改变电路工作状态及稳定可靠为原则。 一是与其他输入端并接，二是直接接电源或地。与门、与非 门输入端

14、接电源。或门、或非门输入端接地。 在直流电源和地之间接去耦合滤波电容，滤除干扰信号。 2. 去耦合滤波电容 将电源地和信号地、模拟和数字地分开。印刷版的连线尽量 短,以去除寄生干扰。 3. 接地和安装工艺 传统封装的2输入与非门 3.8.4 小逻辑和宽总线系列 相比传统逻辑器件，小逻辑芯片体积更小。它是作为大规 模可编程逻辑器件的补充或接口。用来修改或完善大规模集 成芯片之间连线或外围电路连线。 小逻辑封装的2输入与非门 1.小逻辑电路 宽总线是指将多个相同的单元电路封装在一起，以减少体 积、改善电路性能，满足计算机、信息传输等设备的总线传 输需求。 2.宽总线电路 使能 输入A输出Y LHL

15、 LLH H高阻 74AUC16240内部有16个三态输出缓冲器，分成4组，如 图(下一页)。使用时，可连成16位、两组8位或其他形式。 74AUC16240功能表 2.宽总线电路74AUC16240 3.9 用VerilogHDL描述CMOS门电路 用VerilogHDL对MOS管构成的电路建模，称为开关级建模， 是最底层的描述。 用关键词nmos、pmos定义NMOS、PMOS管模型。rnmos、 rpmos定义输入与输出端存在电阻的NMOS、PMOS管模型。 关键词supply1、supply0分别定义了电源线和地线。 3.9.1 CMOS门电路的Verilog建模 1、设计举例 mod

16、ule NAND2 (L,A,B); /IEEE 13641995 Syntax input A,B; /输入端口声明 output L; /输出端口声明 supply1 Vdd; supply0 GND; wire W1; /将两个NMOS管 之间的连接点定义为W1 pmos (L,Vdd,A); /PMOS 管的源极与Vdd相连 pmos (L,Vdd,B); /两个 PMOS管并行连接 nmos (L,W1, A); /两 NMOS管串行连接 nmos (W1,GND, B); /NMOS管的源极与地相连 endmodule 试用Verilog语言的开关级 建模描述CMOS与非门。 说明 部分 电路 描述 用关键词cmos定义传输门模型。 cmos C1(输出信号, 输入信号, TN管控制信号, TP