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1、哈工大20022003学年 秋 季学期 计算机组成原理 试 题 答 案一、填空（12分）1127；1/512；-1/512-1/32768；-128。2基地址；偏移量；偏移量；基地址。3访存冲突；相关问题。4300ns；310ns。5指令周期；机器周期；时钟周期；机器周期和时钟周期。二、名词解释(8分)1微程序控制答：采用与存储程序类似的方法来解决微操作命令序列的形成，将一条机器指令编写成一个微程序，每一个微程序包含若干条微指令，每一条指令包含一个或多个微操作命令。2存储器带宽答：每秒从存储器进出信息的最大数量，单位可以用字/秒或字节/秒或位/秒来表示。3RISC答：RISC是精简指令系统计算
2、机，通过有限的指令条数简化处理器设计，已达到提高系统执行速度的目的。4中断隐指令及功能答：中断隐指令是在机器指令系统中没有的指令，它是CPU在中断周期内由硬件自动完成的一条指令，其功能包括保护程序断点、寻找中断服务程序的入口地址、关中断等功能。三、简答（18分）1答：总线在完成一次传输周期时，可分为四个阶段： 申请分配阶段：由需要使用总线的主模块（或主设备）提出申请，经总线仲裁机构决定下一传输周期的总线使用权授于某一申请者； 寻址阶段：取得了使用权的主模块，通过总线发出本次打算访问的从模块（或从设备）的存储地址或设备地址及有关命令，启动参与本次传输的从模块； 传数阶段：主模块和从模块进行数据交
3、换，数据由源模块发出经数据总线流入目的模块； 结束阶段：主模块的有关信息均从系统总线上撤除，让出总线使用权。2答：（1）若Cache采用直接相联映像：字块中含64个字节，字块的位数为b=6。Cache中含有256个字块，所以字块地址位数c=8。主存容量为1M字节，总位数为20。主存字块标记位数t=6。（2）若Cache采用四路组相联映像，字块中含64个字节，字块的位数为b=6。Cache中含有256个字块，每组含有4个字块，所以组地址位数q=6。主存容量为1M字节，总位数为20。主存字块标记位数t=8。3答：设屏蔽位为“1”时表示对应的中断源被屏蔽，屏蔽字排列如下：中断源屏蔽字0 1 2 3
4、4L0L1L2L3L4 1 1 0 0 0 0 1 0 0 0 1 1 1 0 1 1 1 1 1 1 1 1 0 0 14答：（1）指令字长16位，操作码为7位，寻址特征位2位，地址码7位；（2）27；（3）216；（4）-64 +63四、（6分）答：被加数为0,101;0.100100，x补 = 00,101; 00.100100加数为0,100;1.010100，y补 = 00,100; 11.010100（1）对阶：j补 = jx补- jy补 = 00,101 + 11,100 = 00,001即j = 1，则y的尾数向右移一位，阶码相应加1，即y补= 00,101; 11.10101
5、0 求和 += +Sy补 = 00.100100 + 11.101010 = 00.001110即 x+y补 = 00,101; 00.001110尾数出现“00.0”，需左规。 规格化 左规后得 x+y补 = 00,011; 00.111000x+y补 = 00,011; 00.111000五、（8分）答：DMA方式接口电路的基本组成框图如下：以数据输入为例，具体操作如下： 从设备读入一个字到 DMA 的数据缓冲寄存器 BR 中，表示数据缓冲寄存器“满”（如果I/O 设备是面向字符的，则一次读入一个字节，组装成一个字）； 设备向DMA接口发请求（DREQ）； DMA接口向CPU申请总线控制权
6、（HRQ）； CPU发回HLDA信号，表示允许将总线控制权交给DMA接口； 将DMA主存地址寄存器中的主存地址送地址总线； 通知设备已被授予一个 DMA 周期（DACK），并为交换下一个字做准备； 将DMA数据缓冲寄存器的内容送数据总线； 命令存储器作写操作； 修改主存地址和字计数值； 判断数据块是否传送结束，若未结束，则继续传送；若己结束，（字计数器溢出），则向CPU申请程序中断，标志数据块传送结束。六、（10分）答：地址空间描述如下：ROM对应的空间：11111111111111111111000000000000RAM对应的空间：11101111111111111110100000000
7、000选择ROM芯片为2K8位的两片，RAM芯片为2K4位的两片ROM芯片1：11111111111111111111100000000000ROM芯片2：11110111111111111111000000000000RAM芯片1、2：（位扩展）11101111111111111110100000000000CPU与存储器连接图见下页：七、（10分）答：组合逻辑设计的微操作命令：取指：T0：PC MAR，1 RT1：MMAR MDR, PC+1 PCT2：MDR IR, OPIR ID执行：T0：SP MAR, 1 RT1：MMAR MDRT2：MDR PC, SP+1 SP微程序设计的微操
8、作命令：取指微程序：T0：PC MAR, 1 RT1：AdCMIR CMART2：MMAR MDR, PC+1 PCT3：AdCMDR CMART4：MDR IR, OPIR 微操作形成部件T5：OPIR CMAR中断返回微程序：T0：SP MART1：AdCMDR CMART2：MMAR MDRT3：AdCMDR CMART4：MDR PC, SP+1 SPT5：AdCMDR CMAR八、（8分）答：针对存储器，可以采用Cache-主存层次的设计和管理提高整机的速度；针对存储器，可以采用多体并行结构提高整机的速度；针对控制器，可以通过指令流水设计技术提高整机的速度；针对控制器，可以通过超标量
9、设计技术提高整机的速度；针对运算器，可以对运算方法加以改进，如两位乘，或用快速进位链；针对I/O系统，可以运用DMA技术不中断现行程序，提高CPU的效率。哈工大 2003 年 秋 季学期班号姓名计算机组成原理 试 题题号一二三四五六七八九十总分分数一、 填空题（24分）1DMA的数据块传送可分为 、 和 阶段。2设 n = 16 （不包括符号位），机器完成一次加和移位各需100ns，则原码一位乘最多需 ns,补码Booth算法最多需 ns。3设相对寻址的转移指令占2个字节，第一字节为操作码，第二字节是位移量（用补码表示），每当CPU从存储器取出一个字节时，即自动完成（pc）+ 1 pc。设当前
10、指令地址为3008H，要求转移到300FH，则该转移指令第二字节的内容应为 。若当前指令地址为300FH，要求转移到3004H，则该转移指令第二字节的内容为 。4设浮点数阶码为8位（含1位阶符），用移码表示，尾数为24位（含1位数符），用补码规格化表示，则对应其最大正数的机器数形式为 ，真值为 （十进制表示）；对应其绝对值最小负数的机器数形式为 ，真值为 （十进制表示）。 5利用 指令进行输入输出操作的I/O编址方式为统一编址。第 1 页 （共 7 页）试 题：计算机组成原理 班号： 姓名：6一个组相联映像的Cache，有128块，每组4块，主存共有16384块，每块64个字，则主存地址共 位
11、，其中主存字块标记应为 位，组地址应为 位，Cache地址共 位。7 和 组成存储系统的层次结构。8在总线集中式判优控制中， 方式对故障很敏感， 方式速度最快。对于同步通信而言，影响其效率的主要因素是 ，它一般用于 场合。二、解释下列概念（20分）1机器周期和时钟周期2周期挪用和向量地址3中断隐指令及其功能4双重分组跳跃进位第 2 页 （共 7 页）试 题：计算机组成原理 班号： 姓名：5水平型微指令6超标量和超流水线三、（6分）已知x = 0.1001 y = 0.1101 计算 （机器数形式自定）。 第 3 页 （共 7 页）试 题：计算机组成原理 班号： 姓名：四、（6分）某模型机共有6
12、4种操作，操作码位数固定，且具有以下特点：（1） 采用一地址或二地址格式；（2） 有寄存器寻址、直接寻址和相对寻址（位移量为-128 127）三种寻址方式；（3） 有16个通用寄存器，算术运算和逻辑运算指令的操作数均在寄存器中，结果也在寄存器中；（4） 取数/存数指令在通用寄存器和存储器之间传送；（5） 存储器容量为1MB、按字节编址。要求设计：算逻指令，取数/存数指令和相对转移指令的格式，并简述理由。 第 4 页 （共 7 页）试 题：计算机组成原理 班号： 姓名：138译码器五（10分）设CPU共有16根地址线，8根数据线，并用IO/ M作访存控制信号，用R/W作读写命令信号，现有下列存储芯片及138译码器和各种
