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1、电子技术 数字电路部分 第三章 组合逻辑电路 1 第三章 组合逻辑电路 3.1 概述 3.2 组合逻辑电路分析 3.3 利用小规模集成电路设计组合电路 3.4 几种常用的中规模组件 3.5 利用中规模组件设计组合电路 2 逻辑电路 组合逻辑电路 时序逻辑电路 现时的输出仅取 决于现时的输入 除与现时输入有 关外还与原状态 有关 3.1 概述 3 1.由给定的逻辑图写出逻辑关系表达式 。 分析步骤： 2.用逻辑代数或卡诺图对逻辑表达式进 行化简。 3.列出输入输出状态表并得出结论。 电路 结构 输入输出之间 的逻辑关系 3.2 组合逻辑电路分析 4 例：分析下图的逻辑功能 。 & & & A B
2、 F 5 真值表 相同为“1” 不同为“0” 同或门 =1 6 例：分析下图的逻辑功能 。 & & & & A B F 7 真值表 相同为“0” 不同为“1” 异或门 =1 8 例：分析下图的逻辑功能 。 & 2 & 3 & 4 A M B 1 F =1 0 1 被封锁 1 1 9 & 2 & 3 & 4 A M B 1 F =0 1 0 被封锁 1 选通电路 10 任务 要求 最简单的 逻辑电路 1.指定实际问题的逻辑含义，列出真值 表，进而写出逻辑表达式。 2.用逻辑代数或卡诺图对逻辑表达式进 行化简。 3.列出输入输出状态表并画出逻辑电路 图。 分析步骤： 3.3 组合逻辑电路设计 11
3、 例：设计三人表决电路（A、B、C）。每人 一个按键，如果同意则按下，不同意则不按 。结果用指示灯表示，多数同意时指示灯亮 ，否则不亮。 1.首先指明逻辑符号取“0”、“1”的含义。三个 按键A、B、C按下时为“1”，不按时为“0”。输 出量为 F，多数赞成时是“1”，否则是“0”。 2.根据题意列出逻辑状态表。 12 逻辑状态表 3.画出卡诺图： 13 用卡诺图化简 A BC00 011110 0 1 AB AC BC 14 4.根据逻辑表达式画出逻辑图。 & 1& & A B B C F 15 & & & & A B C F 若用与非门实现 16 3.4.1 编码器 所谓编码就是赋予选定的
4、一系列二进制代 码以固定的含义。 n个二进制代码（n位二进制数）有2n种不 同的组合，可以表示2n个信号。 （1）二进制编码器 将一系列信号状态编制成二进制代码。 3.4 几种常用的组合逻辑组件 17 例：用与非门组成三位二进制编码器 - 八线 - 三线编码器 设八个输入端为I1I8，八种状态，与之对 应的输出设为F1、F2、F3，共三位二进制数 。 设计编码器的过程与设计一般的组合逻辑 电路相同，首先要列出状态表，然后写出逻 辑表达式并进行化简，最后画出逻辑图。 18 真值表 19 I1 I2 I3 I4 I5 I6 I7 I8 & & & F3F2F1 8-3译码器逻辑图 20 （2）二-
5、十进制编码器 将十个状态（对应于十进制的十个代码 ）编制成BCD码。 十个输入 需要几位输出 ？ 四位 输入：I0 I9。 输出：F3 F0 列出状态表如下： 21 状态表 22 逻辑图略 23 3.4.2 译码器 译码是编码的逆过程，即将某个二进制 翻译成电路的某种状态。 （1）二进制译码器 将n种输入的组合译成2n种电路状态。 也叫n-2n线译码器。 译码器的输入 ： 一组二进制代码 译码器的输出 ： 一组高低电平信号 24 & & & & A1 A0 2-4线译码器74LS139的内部线路 输入 控制端 输出 25 74LS139的功能表 “”表示低电平有效。 26 74LS139管脚图
6、 一片139种含两个2-4译码器 27 例：利用线译码器分时将采样数据送入计算机。 2-4线译 码器 ABCD 三态门三态门三态门三态门 总线 28 00 0 全为1 工作原理：（以A0A1=00为例） 数据 2-4线译 码器 ABCD 三态门三态门三态门三态门 总线 脱离总线 29 （2）显示译码器 二-十进 制编码 显示译 码器 显示 器件 在数字系统中，常常需要将运算结果用 人们习惯的十进制显示出来，这就要用到 显示译码器。 30 显示器件： 常用的是七段显示器件 a b c d e f g 31 显示器件： 常用的是七段显示器件 a b c d f g a b c d e f g 1
7、1 1 1 1 1 0 0 1 1 0 0 0 0 1 1 0 1 1 0 1 e 32 显示译码器 ： 1 14 74LS49 BCBIDAe abcdfgUcc GND 74LS49的管脚图 消隐控制端 33 功能表（简表 ） 输 入输 出 显 示DABI ag 1 0XXXX0000000消隐 8421码译码显示字型 完整的功能表请参考相应的参考书。 34 74LS49与七段显 示器件的连接： bfac d e g bfac d e g BID C B A +5V +5V 74LS49是集电 极开路，必须 接上拉电阻 74LS49 35 3.4.3 加法器 1 1 0 1 1 0 0 1
8、+ 举例：A=1101, B=1001, 计算A+B 0 1 1 0 1 0 0 1 1 36 加法运算的基本规则： （1）逢二进一 。 （2）最低位是两个数最低位的相加，不需 考虑进位。 （3）其余各位都是三个数相加，包括加数 、被、加数和低位来的进位。 （4）任何位相加都产生两个结果：本位和 、向高位的进位。 37 （1）半加器 ： 半加运算不考虑从低位来的进位 A-加数；B-被加数；S-本位和； C-进位。 真值表 38 真值表 39 逻辑图 半加器 A BC S 逻辑符号 =1 & A B S C 40 （2）全加器 ： an-加数；bn-被加数；cn-1-低位的进 位；sn-本位和；
9、cn-进位。 逻辑状态表见下页 相加过程中，既考虑加数、被加数又考 虑低位的进位位。 41 42 半加和： 所以： 43 an bn cn-1 sn cn 全加器 逻辑图逻辑符号 半加器半加器 1 a n bn cn sn cn Scn-1 44 全加器SN74LS183的管脚图 1 14 SN74H83 1an1bn1cn-11cn1sn 2cn-1 2cn2sn2an2bnUcc GND 45 应用举例：用一片SN74LS183构成两位串行 进位全加器。 bncn-1 sncn 全加器 anbncn-1 sncn 全加器 an A2A1 B2 B1 D2D1C 串行进位 46 其它组件 ：
10、 SN74H83-四位串行进位全加器 。 SN74283-四位超前进位全加器。 47 3.4.4 数字比较器 比较器的分类： （1）仅比较两个数是否相等。 （2）除比较两个数是否相等外，还要比 较两个数的大小。 第一类的逻辑功能较简单，下面重 点介绍第二类比较器。 48 （1）一位数值比较器 功能表 49 50 AB ABAB）i-1 （A=B）i-1 （AB）i （A=B）i （AC，则A 最大；若AB AB）L （AB A=B AB）L （AB A=B AB B1B0B3B2 （A=B）L 11 A1A0A3A2 B1B0B3B2A1A0A3A2B1B0B3B2A1A0A3A2 A=B=C
11、 & & A最大 A最小 & 58 3.4.5 数据选择器 从一组数据中选择一路信号进行传输的电 路，称为数据选择器。 A0A1 D3 D2 D1 D0 W 控制信号 输入信号 输出信号 数据选择 器类似一 个多投开 关。选择 哪一路信 号由相应 的一组控 制信号控 制。 59 从n个数据中选择一路传输，称为一位 数据选择器。从m组数据中各选择一路传输 ，称为m位数据选择器。 W3 X3 Y3 W3 X2 Y2 W3 X1 Y1 W3 X0 Y0 A 控制信号 四二选一选择器 60 四选一集成数据选择器74LS153 功能表 控制端 61 八选一集成数据选择器74LS151 功能表 62 用两
12、片74LS151构成十六选一数据选择器 D0D7 A0 A1 A2 D0D7 A0 A1 A2 & A0 A2 A2 A3 D8D15D0D7 =0 D0D7 =1 D0D7 63 用两片74LS151构成十六选一数据选择器 D0D7 A0 A1 A2 D0D7 A0 A1 A2 & A0 A2 A2 A3 D8D15D0D7 =1 D8D15 =1 D8D15 64 中规模组件都是为了实现专门的逻 辑功能而设计，但是通过适当的连接， 可以实现一般的逻辑功能。 用中规模组件设计逻辑电路，可以减 少连线、提高可靠性。 下面介绍用选择器和译码器设计组合 逻辑电路的方法。 3.5 利用中规模组件设计
13、组合电路 65 （1）用数据选择器设计逻辑电路 四选一选择器功能表 类似三变量函数的表达式！ 66 例：利用四选一选择器实现如下逻 辑函数。 与四选一选择器输出的逻辑式比较 可以令： 变换 67 D0D1D2D3 A0 A1 W A G R Y “1” 接线图 74LS153 68 用n位输入的数据选择器，可以产生 任何一种输入变量数不大于n+1的组 合逻辑函数。 设计时可以采用函数式比较法。控 制端作为输入端，数据输入端可以 综合为一个输入端。 69 （2）用线译码器设计多输出逻辑电路 从功能表可知： 二四译码器功能表 70 例：用2-4线译码器产生一组多输出函数。 参考上页的逻辑式 可知 71 接线图 & & Z2Z1 72 n-2n 线译码器，包含了n变量所有的 最小项。加上或门或与非门，可以 组成任何形式的输入变量小于n的组 合逻辑函数。 73
