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1、集成电路课程设计1. 目的与任务 本课程设计是集成电路分析与设计基础的实践课程，其主要目的是使学生在熟悉集成电路制造技术、半导体器件原理和集成电路分析与设计基础上，训练综合运用已掌握的知识，利用相关软件，初步熟悉和掌握集成电路芯片系统设计电路设计及模拟版图设计版图验证等正向设计方法。2. 设计题目与要求2.1设计题目及其性能指标要求器件名称：含两个2-4译码器的74HC139芯片要求电路性能指标：（1） 可驱动10个LSTTL电路（相当于15pF电容负载）；（2） 输出高电平时，|IOH|20A，VOH，min=4.4V；（3） 输出底电平时，|IOL|4mA，VOL，man=0.4V；（4）
2、 输出级充放电时间tr=tf，tpd25ns；（5） 工作电源5V，常温工作，工作频率fwork=30MHz，总功耗Pmax150mW。2.2设计要求1. 独立完成设计74HC139芯片的全过程；2. 设计时使用的工艺及设计规则： MOSIS:mhp_n12；3. 根据所用的工艺，选取合理的模型库；4. 选用以lambda()为单位的设计规则；5. 全手工、层次化设计版图；6. 达到指导书提出的设计指标要求。3. 设计方法与计算3.1 74HC139芯片简介74HC139是包含两个2线-4线译码器的高速CMOS数字电路集成芯片，能与TTL集成电路芯片兼容，它的管脚图如图1所示，其逻辑真值表如表
3、1所示：图1 74HC139芯片管脚图表1 74HC139真值表片选输入数据输出CsA1A0Y0Y1Y2Y300001110011010101101011111011111从图1可以看出74HC139芯片是由两片独立的24译码器组成的，因此设计时只需分析其中一个24译码器即可，从真值表我们可以得出Cs为片选端，当其为0时，芯片正常工作，当其为1时，芯片封锁。A1、A0为输入端，Y0-Y3为输出端，而且是低电平有效。24译码器的逻辑表达式，如下所示：74HC139的逻辑图如图2所示：图2 74HC139逻辑图3.2 电路设计本次设计采用的是m12_20的模型库参数进行各级电路的尺寸计算，其参数如
4、下：NMOS: ox=3.98.851012F/m n=605.312104/Vs tox=3951010m Vtn=0.81056VPMOS: ox=3.98.851012F/m p=219104/Vs tox=3951010m Vtp=0.971428V3.2.1 输出级电路设计根据要求输出级电路等效电路图如图3所示，输入Vi为前一级的输出，可认为是理想的输出，即VIL=Vss, VIH=VDD。图3 输出级电路（1） 输出级N管（W/L）N的计算当输入为高电平时，输出为低电平，N管导通，且工作在线性区，而后级有较大的灌电流输入，要求|IOL|4mA，VOL，man=0.4V，根据NMOS
5、管理想电流分方程分段表达式： Idsn=oxntoxWLNVgsVtnVdsVds22因此，(WL)N=41033951083.98.851014605.312(50.81056)0.4(0.4)22 则，(WL)N=48(2) 输出级P管（W/L）P的计算当输入为低电平时，输出为高电平，P管导通，且工作在线性区。同时要求N管和P管的充放电时间tr=tf，分别求出这两个条件下的（W/L）P，min极限值，然后取大者。1. 以|IOH|20A，VOH，min=4.4V为条件计算（W/L）P，min极限值：用PMOS管的理想电流方程分段表达式： Idsp=oxptoxWLP(VDDVg|Vtp|)
6、(VDDVo)VDDVo22 因此, (WL)P=201063951083.98.851014219(50.971428)(54.4)(54.4)22 则，(WL)P=12. N管和P管的充放电时间tr和tf表达式分别为 令tr=tf可以计算（W/l）p,min的值，计算过程如下：1.8910420.810560.550.810562+150.81056(95200.810565)148 =5.2310420.4714285-0.9714282+150.9714289519.428565(LW)P计算得出：(LW)P=7.14103则（W/L）P=140取其中的大值作为输出级P管的尺寸，则（W
7、/L）P=1403.2.2 内部反相器中各MOS管的尺寸计算内部基本反相器如图4所示，它的N管和P管尺寸依据充放电时间tr和tf方程来求。关键点是先求出式中CL（即负载）。图4 内部反相器它的负载由以下三部分电容组成：本级漏极的PN结电容CPN；下级的栅电容Cg；连线杂散电容CS。 本级漏极的PN结电容CPN的计算 CPNCj（Wb）+Cjsw(2W+2b)其中Cj是每um2的结电容，Cjsw是每um的周界电容，b为有源区宽度，可从设计规则获取。如若最小孔为22，孔与多晶硅栅的最小间距为2，孔与有源区边界的最小间距为2，则取b6。Cj和Cjsw可用相关公式计算，或从模型库选取，或用经验数据。其
8、中采用的模型库参数如下所示： 总的漏极PN结电容应是N管和P管的总和，即：CPN=Cj,NWN+Cj,PWPb+Cjsw,N2WN+2b+Cjsw,P(2WP+b)=Cj,Nb+2Cjsw,NWN+Cj,Pb+2Cjsw,PWP+2b(Cjsw,N+Cjsw,P)=910560.6106+25.5251010WN+(2.033104 60.6106+61010)WP+260.6106(5.5251010 +31010)=1.429109WN+1.332109WP+6.1381015 注意：此处WN和WP都为国际单位 栅电容Cg的计算 CgCg，NCg，P（WNWP）L此处WN和WP为与本级漏极
9、相连的下一级的N管和P管的栅极尺寸，近似取输出级WN和WP的尺寸。将输出级N管和P管的宽长比：（W/L）N=48和（W/L）P=140代入公式进行计算，根据设计规则，=0.6，L=2=1.2，代入得：Cg=（96+280）2（0.6106）23.98.851012395105 =2.371013F 连线杂散电容CS CS一般CPNCg10CS，可忽略CS作用，因此可以得出：CL=CPN+Cg=1.429109WN+1.332109+2.431013又因为： 令tr=tf，并把CL的值代入公式，根据tr=tf2nS的条件，计算出WN和WP 的值。 （LW）P（LW）N=P2Vtn0.1VddVd
10、dVtn2+1VddVtn（19Vdd20VtnVdd）N2|Vtp|0.1VddVdd|Vtp|2+1Vdd|Vtp|（19Vdd20|Vtp|Vdd）=21920.3105650.810562+150.81056（95200.81056Vdd）605.31220.47142850.9714282+150.971428（95200.9714285） 0.343( WL)P=3( WL)N即，WP=3WN使tr=tf=2nS，即tf=(1.429109WN+1.3321093WN+2.431013)39510103.98.851012605.312104WN 1.21060.694 =2109
11、因此，（WL）N,min=1.672（WL）P,min=3（WL）N,min=6所以，内部反相器的尺寸为：（WL）N,内部反相器=2（WL）P,内部反相器=63.2.3 内部逻辑门MOS的尺寸计算内部逻辑门的电路如图5所示。根据截止延迟时间tpLH和导通延迟时间tpHL的要求，在最坏情况下，必须保证等效N管、P管的等效电阻与内部基本反相器的相同，这样三输入与非门就相当于内部基本反相器了。因此，N管的尺寸放大3倍，而P管尺寸不变，即：图5 内部逻辑门代入内部反相器的尺寸得，内部逻辑门的尺寸为：（WL）N,内部逻辑门=3（WL）N,内部反相器=6（WL）P,内部逻辑门=（WL）P,内部反相器=6
12、3.2.4 输入级设计由于本电路是与TTL兼容，TTL的输入电平ViH可能为2.4V，如果按正常内部反相器进行设计，则N1、P1构成的CMOS将有较大直流功耗。故采用如图6所示的电路，通过正反馈的P2作为上提拉管，使ViH较快上升，减小功耗，加快翻转速度。图6 输入级电路（1）输入级提拉管P2的（W/L）P2的计算为了节省面积，同时又能使ViH较快上升，取（W/L）P21。若取L=2，W=2，要特别注意版图的画法，不要违反设计几何规则。为了方便画版图，此处的L允许取6。所以，WP2=6（2）输入级P1管（W/L）P1的计算此处P1管的尺寸取内部反相器中P管的尺寸，则(WL)P1=(WL)P,内
13、部反相器=6（3）输出级N1管（W/L）N1的计算由于要与TTL电路兼容，而TTL的输出电平在0.42.4V之间，因此要选取反相器的状态转变电平：又知：代入数据得：V1*=50.971428+0.81056np1+np=1.4计算得到：np=19.89又因为，所以，np=n(WL)NP(WL)P=19.89因此，(WL)N=7.20(WL)P=443.2.5缓冲级的设计（1）输入缓冲级由74HC139的逻辑图可知，在输入级中有三个信号：Cs、A1、A0。其中Cs经一级输入反相器后，形成，用去驱动4个三输入与非门，故需要缓冲级，使其驱动能力增加。同时为了用驱动，必须加入缓冲门。由于A1、A0以及
14、各驱动内部与非门2个，所以可以不用缓冲级。Cs的缓冲级设计过程如下：Cs的缓冲级与输入级和内部门的关系如图7所示。图中M1为输入级，M2为内部门，M3为缓冲级驱动门。M1的P管和N管的尺寸即为上述所述的。图7 Cs的缓冲级输入级CMOS反相器P1管和 N1管尺寸，M2的P管和N管的尺寸即为内部基本反相器P1管和 N1管尺寸，M3的P管和N管的尺寸由级间比值（相邻级中MOS管宽度增加的倍数）来确定。如果要求尺寸或功耗最佳，级间比值为210。具体可取。N为扇出系数，它的定义是：在本例中，前级等效反相器栅的面积为M2的P管和N管的栅面积总和，下级栅的面积为4个三输入与非门中与Cs相连的所有P管和N管的栅面积总和。因此，N=4(WNL+WPL)逻辑(WN
