《EDA课程设计--电子摇奖器》由会员分享，可在线阅读，更多相关《EDA课程设计--电子摇奖器（14页珍藏版）》请在金锄头文库上搜索。
1、太原科技大学：名字起个什么 电电 子子 课课 程程 设设 计计 电子摇奖器电子摇奖器 学学院院 班班级级 姓姓名名 学学号号 指导老师指导老师 20092009 年年 1212 太原科技大学：名字起个什么 1 目录 一设计任务与要求- 二总体框图- 三器件选择- 四功能模块- 五总体设计图- 太原科技大学：名字起个什么 2 电子摇奖器 一、 设计任务与要求 1、电子摇奖器能随机的产生 6 位号码，并显示在七段数码管上； 2、设有“起始” ， “停止”和“复位”键。按起始键，数码开始滚动，且速度较 快，按停止键停止，按复位键后，6 位数为全 0； 3、6 位号码没有相关性，互相独立。 二、总体框
2、图 扫描分频器 锁存器 设计思路：根据题目要求“能随即产生 6 位号码，并显示在七段数码管上” 想到需要设计一个 6 位数码扫描显示电路，其中每个数码管的 7 个段 g,f,e,d,c,b,a 都分别连在一起，6 个数码管分别由 6 个选通信号 K1 到 K6 来选 择， 被选通的数码管显示数据， 其余关闭。 在此使用 3-8 译码器来完成选择功能。 如在某一时，K1 为高电平，其余选通信号为低电平，这是仅 K1 对应的数码管显 译码器 计数器 数码管 太原科技大学：名字起个什么 3 示来自段信号端的数据，而其它 5 个数码管呈现关闭状态。根据这种电路情况， 如果希望在 6 个数码管显示希望的
3、数据， 就必须使得 6 个选通信号 K1 到 K6 分别 被单独选通， 与此同时， 在断信号输入口加上希望在该对应数码管上显示的数据， 于是随着选通信号的扫描，就能实现扫描显示的目的。 将 50MHZ 的频率经分频器(DIV)2500 分频得 10000HZ 加在扫描器（SELTIME）上, 此为扫描器的扫描频率。扫描器的输入端接 6 个锁存器(REG4B)，锁存住所需数 字以便能够显示，锁存器的输入端接 6 个十进制计数器（CNT10） ，将 6 个计数器 串联起来，构成 10*10*10*10*10*10 的计数器。 由于题目要求“设有起始 。 停止 复位键” ，所以将十进制计数器的使能
4、端作为开始与停止键。使能端为高电平 1 时计数器开始计数即开始 ， 使能端为低电平 0 时停止计数即 停止 。 同时计数器的置位端设为清零端即 复 位 。给计数器的时钟端加高 50MHZ 的频率，在时钟上升沿到来的时候计数器计 数，时钟下降沿到来的时候锁存器将所计数锁存。因此当按开始键时数码管 上数字开始滚动，且速度较快，按停止键的时停止计数，并在数码管上显示 所寄存数字，按复位键后，6 位数为全 0. 三、选择器件 1、装有 QuartusII 软件的计算机一台。 2、芯片：使用 altera 公司生产的 Cyclone 系列芯片，如 EP1C12Q240C8 芯片。 3、EDA 实验箱一个
5、。 4、下载接口是数字芯片的下载接口（JTAG）主要用于 FPGA 芯片的数据下载。 5、拨码开关。 6、时钟源。 Cyclone 器件的配置器件。 图一 Cyclone的配置器件的配置器件 配置器件配置器件 器件数量器件数量 EP1C3EP1C4EP1C6EP1C12EP1C20 EPCS1111N/AN/A EPCS411111 EPC211122 EPC411111 EPC811111 EPC1611111 此次设计实验采用 ALTERA 公司的 cyclone 系列的 FPGA 芯片 EP1C12,设计和仿真 采用 ALTERA 公司的 QUARTUS II 软件，EP1C12 各项参
6、数参照上表。 Cyclone 的性能特性 1、新的可编程体系结构，实现低成本设计。 2、嵌入式存储器资源支持多种存储器应用和数字信号处理(DSP)实现 3、专用外部存储器接口电路，支持与 DDR FCRAM 和 SDRAM 器件以及 SDR SDRAM 太原科技大学：名字起个什么 4 存储器的连接。 4、支持串行总线和网络接口以及多种通信协议 片内和片外系统时序管理使用嵌入式 PLL 5、支持单端 I/O 标准和差分 I/O 技术，LVDS 信号数据速率高达 640Mbps。 6、处理功耗支持 Nios II 系列嵌入式处理器 7、采用新的串行配置器件的低成本配置方案 8、Quartus II
7、 软件 OpenCore 评估特性支持免费的 IP 功能评估 四、功能模块 1、3-8 译码器模块： SEL20Q70 decode3_8 inst1 仿真波形： 3-8 译码器的功能表 无论从逻辑图还是功能表我们都可以看到 74LS138 的八个输出管脚， 任何时刻要 么全为高电平 1芯片处于不工作状态，要么只有一个为低电平 0，其余 7 个输 出管脚全为高电平 1。如果出现两个输出管脚在同一个时间为 0 的情况，说明该 芯片已经损坏。 太原科技大学：名字起个什么 5 当附加控制门的输出为高电平（S1）时，可由逻辑图写出 由上式可以看出，在同一个时间又是这三个变量的全部最小项的译码输出，所以
8、 也把这种译码器叫做最小项译码器。 71LS138 有三个附加的控制端、和。当、时，输出为高电平（S1），译码器处 于工作状态。否则，译码器被禁止，所有的输出端被封锁在高电平。 附：3-8译码器 VHDL 程序： LIBRARY ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; ENTITY decode3_8 IS PORT(SEL:IN std_logic_vector(2 downto 0); Q:OUTstd_logic_vector(7 downto 0); END decode3_8; ARCHI
9、TECTURE a OF decode3_8 IS BEGIN Q0); ELSIF CLKEVENT AND CLK=1THEN IF ENA=1THEN IF CQI0); END IF; END IF; END IF; IF CQI=9 THEN COUT=1; else COUT=0; end if; OUTY=cqi; 太原科技大学：名字起个什么 7 END PROCESS; END ONE; 3、寄存器模块： lk DIN30 REST DOUT30 REG4B inst31 寄存器波形仿真： 寄存器 VHDL 程序： LIBRARY IEEE; USE IEEE.STD_LOGI
10、C_1164.ALL; ENTITY REG4B IS PORT(LK:IN STD_LOGIC; DIN:IN STD_LOGIC_VECTOR(3 DOWNTO 0); REST:IN STD_LOGIC; DOUT:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); END REG4B; ARCHITECTURE BEHAV OF REG4B IS BEGIN PROCESS(LK,DIN,REST) BEGIN IF (REST=0) THEN DOUT=“0000“; ELSIF LKEVENT AND LK=0 THENDOUT=DIN; -END IF; END
11、IF; END PROCESS; END BEHAV; 4、七段数码管模块： 太原科技大学：名字起个什么 8 num30A B C D E F G DP deled inst12 七段数码管模块仿真波形： 附：七段数码管 VHDL 程序： LIBRARY ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; ENTITY deled IS PORT(num:INstd_logic_vector(3 downto 0); A:OUT std_logic; B:OUT std_logic; C:OUT std_log
12、ic; D:OUT std_logic; E:OUT std_logic; F:OUT std_logic; G:OUT std_logic; DP:OUT std_logic); END deled; ARCHITECTURE fun OF deled IS signal led:std_logic_vector(6 downto 0); BEGIN A=led(6); B=led(5); C=led(4); 太原科技大学：名字起个什么 9 D=led(3); E=led(2); F=led(1); G=led(0); DP=0; LED=“1111110“WHEN NUM=“0000“EL
13、SE “0110000“WHEN NUM=“0001“ELSE “1101101“WHEN NUM=“0010“ELSE “1111001“WHEN NUM=“0011“ELSE “0110011“WHEN NUM=“0100“ELSE “1011011“WHEN NUM=“0101“ELSE “1011111“WHEN NUM=“0110“ELSE “1110000“WHEN NUM=“0111“ELSE “1111111“WHEN NUM=“1000“ELSE “1111011“WHEN NUM=“1001“ELSE “1110111“WHEN NUM=“1010“ELSE “001111
14、1“WHEN NUM=“1011“ELSE “1001110“WHEN NUM=“1100“ELSE “0111101“WHEN NUM=“1101“ELSE “1001111“WHEN NUM=“1110“ELSE “1000111“WHEN NUM=“1111“; END fun; 5、扫描器模块： CLK2 DOUT130 DOUT230 DOUT330 DOUT430 DOUT530 DOUT630 DAOUT30 SEL20 SELTIME1 inst13 扫描器仿真波形： 太原科技大学：名字起个什么 10 附：扫描器 VHDL 程序： LIBRARY IEEE; USE IEEE.
15、STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; ENTITY SELTIME1 IS PORT( CLK2:STD_LOGIC; DOUT1,DOUT2,DOUT3,DOUT4,DOUT5,DOUT6:IN STD_LOGIC_VECTOR(3 DOWNTO 0); DAOUT:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); SEL:OUT STD_LOGIC_VECTOR(2 DOWNTO 0); END; ARCHITECTURE FUN OF SELTIME1 IS SIGNAL count: STD_LOGIC_VECTOR(2 DOWNTO 0); BEGIN SEL=“110“)THEN COUNT=“000“; ELSE COUNTDAOUTDAOUTDAOUTDAOUTDAOUTDAOUTDAOUT99999 then count=0 ; tmp=not tmp; else count=count+1; end if; end if; end process; c
