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1、第4章 触发器,4.1 概述,4.2 基本SR触发器（SR锁存器）,4.3 同步触发器（电平触发）,4.4 主从触发器（脉冲触发）,4.5 边沿触发器（边沿触发）,4.6 触发器的逻辑功能及描述方法,4.7 集成触发器,4.8 触发器应用举例,习题与思考题,2,1.重点掌握的内容 (1) 各种触发器的动作特点 (2) 各种触发器的逻辑功能,2.主要考察方式 画输出波形,3. 作业题 【4.5】【4.6】【4.8】【4.11】,学习提示,4. FF逻辑功能描述方法,3,4.1 概述,FF: (Flip-Flop, 简称FF)能够存储1位二进制信号的 基本单元电路。,(2) 在触发信号控制下，根据
2、不同输入信号置 成0或1状态。（触发信号为时钟脉冲信号）,2.特点：,(1) 有两个稳定的状态：0状态和1状态。,初态（Q）：指FF原来（初始）的状态；,次态（Q*）：指FF新的状态。(输入信号变化后出现的状态),1.概念：,功能表（特性表）、特性方程、状态图、波形图,3.FF的初态和次态,5. FF分类,按触发方式分：,按逻辑功能分：,4,4.2 基本SR触发器（又称SR锁存器）,4.2.1 由与非门构成的基本SRFF,1. 电路结构,图4-1 用与非门组成的基本SRFF,置1端 (低电平有效),置0端 (低电平有效),5,2. 工作原理,0,1状态的定义：,0状态：Q=0, Q=1 1状态
3、：Q=1, Q=0,原理分析：,置0,都有: Q*=0,若：Q=0,则Q*=0,若：Q=1,则Q*=1,置1,保持,(1) SD=1, RD=0,(2) SD=0, RD=1,都有: Q*=1,(3) SD=1, RD=1,(4) SD=0, RD=0,Q和Q的次态都为1；,不论原状态如何,不论原状态如何，,约束,1,0,0,1,1,0,1,0,1,1,0,0,1,1,这一状态未定义，且信号 同时消失后状态不确定。 这种输入信号受到限制。,状态不确定,0,0,1,1,6,3. 特性表及逻辑功能,整理工作原理分析得“特性表”(表4-1)：,功能,(2)特性方程,(1)特性表,电路原状态Q作为输入
4、变量,7,【例4-1】画波形练习：画出与非门构成的基本SRFF 的输出波形。,图4-2 波形,8,4.2.2 由或非门构成的基本SRFF,电路结构,图4-3 用或非门组成的基本SRFF,置0端 (高电平有效),置1端 (高电平有效),9,4.3 同步触发器（电平触发方式）,4.3.1 同步SRFF,1.电路结构,高电平有效,以基本SRFF为基础，增加两个与非门。,时钟信号 （同步控制）,在数字系统中，常常要求某些触发器在同一时刻动作（改变状态，也称为翻转）这就要求有同步信号，该信号称为时钟信号CLK,也可写为CP(Clock Pulse)。,10,10,2.工作原理,CLK=0时：,G3、G4
5、门均输出1, 基本SR触发器处在保持状态；输入信号S、R变化无影响。,CLK=1时：,G3、G4门打开,此时电路就是一个基本SR触发器，只需把输入信号S、R分别看作：,S = (SD), R = (RD); 注意：输入信号已无下标D。,该触发器也满足SR锁存器的特性表、特性方程。,一定要注意，只有CLK=1时，才能按特性表、特性方程求新状态。,0,1,11,未定义,置 1,置 0,保持,保持,特性方程,特性表,动作特点:,(1) CLK=0，FF保持。,(2) CLK=1，FF状态随输入 信号变化。 FF动作依据：特性表/方程。,缺点：抗干扰能力差。,12,3.异步置位、复位端,SD异步置位端
6、、 RD异步复位端。只在CLK=0时有效，且低电平有效。,下面内容书中没有，本书相应内容在P171,SD和RD不能同时有效，触发器接收SR信号时应为1。,希望在CLK有效时钟到来前预先将触发器置成指定状态。,13,【例4-3】画波形练习：画出同步SRFF的输出波形。,14,4.3.2 同步DFF（又称D锁存器）,1.电路结构,图4-8 同步DFF,在同步SRFF基础上，增加一个非门，输入信号变为1个，便于存储1位二值信息。,15,2. 特性方程，特性表，逻辑功能,将S=D，R=D代入同步SRFF特性方程：,Q*=S+RQ=D+(D)Q=D,特性表：,动作特点: CLK=0时：状态不变，不 工作
7、。 CLK=1时：输出随D改变。,特性方程：Q*=D,DD=0，约束条件自动满足。,16,【例4-4】画波形练习：画出同步DFF的输出波形。,图4-9 波形,17,4.4 主从触发器（脉冲触发方式）,4.4.1 主从SRFF,1.电路结构,两个同步SRFF串接成主从结构。,这种结构决定主从触发器轮流工作。,2. 工作原理,分析一个时钟周期,CLK=1,从FF保持 主FF工作,Q改变Q*=Qm*,Q保持,Q保持,触发器在CLK下降沿翻转。,触发器工作是分两步: CLK=1主FF工作， CLK=0从FF工作。,19,3.逻辑功能,特性方程与同步SRFF相同：,Q*=S+RQ,表4-5:主从SRFF
8、功能/特性表,CLK=1期间主FF仍受约束条件限制：SR=0,在时钟下降沿改变状态,4. 动作特点,仅在CLK下降沿，从FF的状 态才能改变。动作依据：等于当时主FF状态，即Q*=Qm*,在CLK=1期间，主FF状态随 输入信号变化。动作依据：同 步SRFF的特性。,20,【例4-5】画波形练习：画出主从SRFF的输出波形。,画法：,(1)先画主Qm ，再画下降沿Q。,(2)直接画下降沿Q。,CLK=1期间，RS信号没有多次变化，用沿时刻R,S决定次态。,CLK=1期间，RS信号多次变化，若下降沿时不是保持信号用沿时刻RS决定次态。若是保持信号，向前找到主FF保持的状态。,21,4.4.2 主
9、从JKFF,目的：消除SR约束条件、增加翻转功能。,1.电路结构,在主从SRFF基础上由G1G2引入J和K信号。,置1端,置0端,2.原理及特性方程,S=J Q,R=KQ,Q*=S+RQ,=JQ+(KQ)Q,特性方程 ：,约束条件自动满足：,SR=JQKQ 0,22,表4-6 功能/特性表,3.逻辑功能分析,方法：利用特性方程 : Q*=JQ+KQ。,J=K=0, Q*=Q （保持）,J=1, K=0, Q*=1（置1）,J=0, K=1, Q*=0（置0）,J=K=1, Q*=Q （翻转）,分析：,逻辑符号：,23,4.动作特点,（1）CLK=1期间，主FF依据JKFF的特性动作。 （2）仅
10、CLK下降沿，从FF动作，且有Q *=Qm*。,（3）CLK=1期间，主FF状态只可能变化一次， 称“一次变化现象”。,脉冲触发方式的特点端,脉冲触发JKFF特点,一次变化原因分析：,当原状态为0时，有J=1出现，则主触发器为1状态；,当原状态为1时，有K=1出现，则主触发器为0状态。,K被封锁,接收J,J也被 封锁,当CLK=1时，主FF接收输入信号。,若CLK=1时：,24,【例4-6】画波形练习：画出主从JKFF的输出波形。,画法：,(1)先画主Qm ，再画 下降沿Q。,(2)直接画下降沿Q。,如CLK=1期间,JK输入信号没有变化，直接确定状态。,如CLK=1期间,JK输入信号有变化，
11、应从时钟上升沿由特性方程等求Qm。注意一次变化;,25,J=J1J2,K=K1K2,补充1：具有多输入信号的触发器,26,4.5 边沿触发器（边沿触发方式）,目的：克服主从FF抗干扰能力差的问题。,触发器的次态只取决于时钟信号下降沿（或上升沿）到达时刻的输入信号的状态。,它有三种构成方式： 1.维持阻塞结构。 2.利用门电路传输延迟时间构成。 3.用两个电平触发D触发器构成。,我们只介绍第三 种。,基本SRFF：输入信号改变即改变触发器的状态。 电平触发器：输入信只在CLK=1时改变触发器状态。 脉冲触发器：触发器状态改变在时钟的沿时刻，但触发器 的状态不一定由沿时刻的输入信号决定。,27,4
12、.5.3 边沿DFF,1.电路结构,利用两个同步D触发器构成,分析一个时钟周期,FF1工作 FF2保持,FF1保持 FF2工作 因Q1不变Q不变,Q*只与该时刻的D有关,Q保持,Q保持,FF1锁存该时刻D值， FF2工作,Q1*=D,Q*=Q1*=D,2.工作原理,28,用波形图说明:,3.动作特点,仅在CLK上升沿，按功能/特性表动作。,边沿DFF的功能与同步DFF完全相同。,4.逻辑功能,表4-8 沿触发的边沿D触发器的功能表,29,“小三角”表明：边沿触发,同步DFF,边沿DFF,边沿DFF也有下降沿触发的。,符号：,符号对比:,有圈下降沿触发,无圈上升沿触发,30,【例4-8】画波形练
13、习：画边沿DFF的输出波形。,画法 动作时间: 上升沿 依据: DFF功能 D=1: Qm*=1 D=0: Qm*=0,图4-20 波形,如果D端值在上升沿时发生变化，则上升沿前的D数据有效。即向前看。,31,4.6 触发器的逻辑功能及描述方法,共4种功能：置0、置1、翻转和保持。,（1）FF按功能分类,SRFF：置0、置1、保持,TFF：保持、翻转,JKFF：置0、置1、保持、翻转,DFF：置0、置1,Q*=S+RQ,Q*=D,Q*=JQ+KQ,前三种已介绍过。下面介绍最后一种。,32,T触发器,特性方程：Q*=TQ+TQ,T决定功能：T=1时，Q*=Q 翻转； T=0时，Q*=Q 保持。,
14、符号：,图4-21,下降沿触发的边沿TFF,表4-9 TFF功能表,当T1时，变T FF, 仅翻转功能。 Q*=Q,33,（2）FF功能描述方法,3种方法：功能/特性表、特性方程、状态转换图,SR触发器状态转换图,D触发器状态转换图,圈及数字0：FF的0状态,圈及数字1：FF的1状态,34,JK触发器状态转换图,T 触发器状态转换图,35,（3）FF结构与触发方式、功能之间的关系,1）电路结构决定触发方式,同步结构电平触发 主从结构脉冲触发 维持阻塞结构边沿触发,2）电路结构与功能无固定关系,如：同步结构可有SRFF、DFF等 主从结构可有SRFF、JKFF等,触发方式和逻辑功能是FF的重要属
15、性。,36,4.7 集成触发器,(1) 种类：不是所有类型的都有生产，多为集成JKFF，DFF,(2) 选用注意：触发方式、逻辑功能。（电源、功耗等）,4.7.1 常用集成触发器,1.双JK触发器74LS76,(1) TTL工艺,(2) 内含2个边沿JKFF(下降沿触发）,(3) 带异步清0、置1端,37,图4-23 74LS76 双JKFF,第2个FF：信号编号带2,(1) 下降沿：置0、置1、翻转、保持,(2) 特殊端：RD_异步清0端、 SD_异步置1端,异步端不受时钟控制，任意时刻： RD=0 SD=1, Q*=0 ; RD=1 SD=0, Q*=1,第1个FF：信号编号带1,38,表
16、4-10 74LS76的功能表,下降沿触发,集成FF通常都带有RD和SD端,接收输入信号，异步端都为无效信号,39,2. 双D触发器74LS74,(1) TTL工艺,(2) 内含2个边沿DFF,(3)带异步清0、置1端,图4-24 74LS74 引脚图,表4-11 74LS74的功能表,上升沿触发： 置0、置1,任意时刻： RD=0, Q*=0 ; SD=0, Q*=1。,40,3.其它集成触发器,(1) 类型: JK、D、SR,(2) 工艺：CMOS、TTL,(3) 集成数：双、四,(4) 触发方式: 上升、下降、高电平、直接,表4-12 常用集成触发器,41,4.7.2 触发器的功能转换,意义：市售多为JKFF和DFF,1. 利用JKFF得到其他FF,1）JK转换成SRFF,JKFF: Q*=JQ+KQ,
