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1、1,第五章 触发器,2,在前面所学习的组合逻辑电路中，,仅仅决定于,3,而在“时序逻辑电路”中，,这就要求时序逻辑电路必须,具有记忆功能 !,我们将要学习的“触发器”就具有记忆功能。,4,内容提要,本章介绍具有记忆功能的基本逻辑单元触发器。 首先介绍作为许多触发器电路基本构成部分的SR锁存器，然后从触发方式和逻辑功能两个方面对触发器做分类讲解。,5,5.1 概述,触发器具有什么功能 ?,形象地说， 它具有“一触即发”的功能。在输入信号的作用下，它能够从一种状态 ( 0 或 1 )转变成另一种状态 ( 1 或 0 )。,触发器具有什么基本特点 ?,1）具有两个能自行保持的稳定状态； 2）根据不同
2、的输入信号可以置成1或0状态。,触发器是构成时序逻辑电路的基本单元，是能够存储1位二值信号的基本单元电路。,6,触发器如何分类 ?,按逻辑功能划分 ：,SR 触发器 ；,JK 触发器 ；,D 触发器;,按触发方式划分 ：,电平触发方式 ；,脉冲触发方式 ；,边沿触发方式 。,T触发器等等。,7,SR锁存器可以由与非门构成，也可以由或非门构成，现以与非门构成的SR锁存器为例:,正是由于引入反馈，才使电路具有记忆功能 !,一、电路结构与工作原理,与非逻辑: 有0则1，全1则0。,触发器的状态,5.2 SR锁存器,8,(1) 设Q的原态为 1,(2) 设Q的原态为 0,0,1,0 1,1. 输入 =
3、 0， = 1 时 ：,1,1,0 1,结论：当 0、 1时，无论Q端的原态是什么， Q最终必为 0(触发器复位）！,0 1,1 0,0,1,复位（Reset）输入,9,0 1 0 0,0 1 1 0,Q ：输入信号到来前锁存器的状态，即初始状态，简称为初态(原态)；,Q * ：输入信号到来后锁存器的状态 ，简称为次态 。,Q Q *,Q,0 1,SR锁存器特性表,10,(1) 设Q的原态为 0,(2) 设Q的原态为 1,1,0,1,1,1 0,2. 输入 = 1， = 0 时 ：,1 0,1 0,0 1,1,0,结论：当 1、 0时，无论Q端的原态是什么， Q最终必为 1(触发器置位）！,置
4、位（Set）输入,11,1 0 0 1,1 0 1 1,Q Q *,0 1 0 0,0 1 1 0,SR锁存器特性表,12,(1) 设Q的原态为 0,(2) 设Q的原态为 1,0,1,3. 输入 = 1， = 1 时 ：,0,1 0,1,1 1,1 1,0 1,1,0,1,0,结论：当 1、 1时，无论Q端的原态是什么， Q最终保持！,13,1 1 0 0,1 1 1 1,1 0 0 1,1 0 1 1,Q Q *,0 1 0 0,0 1 1 0,SR锁存器特性表,14,1,1,4. 输入 = 0， = 0 时 ：,X,Q,0 0,X,G1,G2,15,0,假设G1门翻转快,1 1,0,若 =
5、 = 0 同时变为 1:,G1,G2,1,16,假设G2门翻转快,1,0,1,0,若 = = 0 同时变为 1:,G1,G2,一般并不了解门的翻转速度 ，因此锁存器输出端的状态可能处于不定状态 。,1,难点！,17,X X,约束条件,18,1 1 0 0,1 1 1 1,1 0 0 1,1 0 1 1,Q Q *,0 1 0 0,0 1 1 0,保持,0 0 0 1*,0 0 1 1*,SR锁存器特性表,19,0 1 X 0（复位）,1 0 X 1（置位）,1 1 X 保 持,0 0 X 禁 止,3.逻辑符号,1.电路结构,SR锁存器小结,20,由或非门组成的SR锁存器,Q,1,1,21,二、
6、动作特点,Q,1,1,因此SD（ ）也叫做直接置位端，RD（ ）也叫做直接复位端，并把SR锁存器叫做直接置位、复位锁存器。,22,例5.2.1 在左图的SR锁存器电路中，已知输入电压波形，画出输出端对应的电压波形。,23,例1 运用SR锁存器，消除机械开关振动引起的脉冲。,Q,SR锁存器的应用举例,24,5.3 电平触发的触发器,在实际应用中，为协调数字系统各部分的动作，常常要求某些触发器于同一时刻动作。此时触发器的翻转不但要受输入端的控制，更重要的是要求各触发器能按一定时间节拍动作。为此，必须引入触发信号，使这些触发器只有在触发信号到达时才按输入信号改变状态。通常把这个触发信号叫做时钟信号（
7、Clock ），简称时钟，用CLK表示。 这种受时钟信号控制的触发器统称为时钟触发器。最简单的时钟触发器电平触发的触发器，习惯上称同步SR触发器。,25,一、电平触发SR触发器的 电路结构与工作原理,异步复位端,异步置位端,26,0,1 1,电平触发SR触发器工作原理：,CLK=0，不管R、S取何种组合，输出都保持原态 !,27,电平触发SR触发器工作原理：,1,CLK1 时，触发器的特性与SR锁存器的特性相似。,28,表5.3.1 电平触发SR触发器的特性表,简化的功能表 CLK1时,1 0 1,0 1 0,1 1 禁 止,0 0 保 持,Q *为 CLK到来以后触发器的状态。,注：CLK回
8、到低电平后状态不定！,29,由它的特性表可见：在R、S不同时，Q 与 S同 !,逻辑符号：,电平触发SR触发器,约束条件：,SR=0,30,二、电平触发方式的动作特点,1.只有当CLK变为有效电平时，触发器才能接受输入信号，并按照输入信号将触发器的输出置成相应的状态；,2. 在CLK=1的全部时间里，R、S的变化都可能引起触发器输出状态的改变。在CLK回到0以后，触发器保存的是CLK回到0以前瞬间的状态。,31,例1：画出电平触发SR触发器的输出端波形图。假设Q的初始状态为 0。,在CLK = 0 期间，触发器的状态“ 保持 ”,状态不定,32,例2 画出电平触发SR触发器的输出波形 。 假设
9、Q的初始状态为 0。,Q,CLK回到 低电平后 状态不定,“空翻”,即输出端随输入信号的多次变化将发生多次翻转。,33,SR锁存器,导引门电路,(1) 电路组成,电平触发的D触发器,为了能适应单端输入信号的需要，把电平触发SR触发器改成电平触发的D触发器（又称D锁存器）形式。,34,(2) 功能分析,0,1 1,CLK=0,35,1,1,0,1,1,0,结论：Q* = D,0,1,1,0,1,0,1,0,1,1,CLK=1,（无约束条件）,36,1 0 0 0,1 0 1 0,1 1 0 1,1 1 1 1,0 X X 保 持,b.功能表,Q* = D,d.动作特点：CLK=1的全部时间里，输
10、入的变化都将引起触发器输出的变化。,c.特性方程,D 锁存器,a.逻辑符号,37,例、电路如左上图，且已知触发器初始状态为0，根据CLK及D的波形画出输出端的波形。,38,这一类的 D 锁存器，有集成组件的产品，如74LS77(4位锁存器)、74LS75(4位双稳态锁存器)，等等。,即CLK1,2,即CLK3,4,39,5.4 脉冲触发的触发器,主从SR触发器就是用两个电平触发SR触发器连接而成的。,为了提高触发器工作的可靠性，实现每个CLK周期里输出端的状态只能改变一次，又设计出了脉冲触发的触发器。,1.电路结构：,通过一个反相器使时钟信号CLK互补控制主、从触发器。,一、电路结构和工作原理
11、,40,2.工作原理：,CLK=1时，主触发器根据S、R的状态翻转，从触发器被封死，从触发器状态不变;,CLK由1变0后，从触发器被打开，从触发器按照主触发器的状态翻转。同时，主触发器被封死。,特点：F主、F从轮流工作。,一个时钟脉冲里主从触发器输出端的状态只能改变一次。,41,a. 逻辑符号:,Q,R、S不相等时,Qm,42,表5.4.1主从SR触发器的特性表,*CLK回到低电平后输出状态不定！,b. 特性表,43,主从SR触发器在一个时钟脉冲只翻转一次，所以克服了多次翻转问题。,与同步SR触发器一样仍存在约束条件问题。,为了克服约束条件问题，又引出了主从JK触发器。关于主从JK触发器，稍后
12、再介绍。,c. 动作特点：,44,Q,例5.4.1 在主从SR触发器的电路中,若CLK、S和R的电压波形如图所示，试画出Q和Q端的电压波形。设Q的初始状态为0。,45,SR触发器的电路结构演变过程,由两个与非门构成SR锁存器,由四个与非门构成电平触发SR触发器,由九个与非门构成主从SR触发器,公共结构,让其接受时钟控制,克服空翻,46,主从JK触发器,47,R1= S1= 0，Q 保持；,Q,Q,主从 JK 触发器的工作原理:,(1) JK= 0,(2) J=K= 1,1,Qm,48,(3) J = 0，K = 1,1,0,1 0,F主,F从,假设 Q = 1,= 1,= 0,1,0,1,0,
13、1,结论：Q * = J 0 !,Q * = J 0，在CLK从 1变为 0后出现。,49,(3) J = 0，K = 1，,1,0,1 0,F主,F从,并假设 Q = 0,= 0,= 0,0,0,1,结论：Q * = J 0,50,0 1 0,同理可以证明：无论 Q 是什么状态，只要 J 1 且 K 0，则 Q *= J = 1。证明过程略去。,结论 ：无论 Q 是什么值 ， J=0，K=1时，Q* 服从于J ！,0,51,a.特性表：,0 0 Q,0 1 0,1 0 1,b.特性方程：,c.逻辑符号:,主从JK触发器,保持,计数,52,图5.4.4 具有多输入端的主从 J K 触发器,有些集成电路触发器产品中，输入端J和K不止一个。,53,集成的 主从 JK 触发器 简介:,与门输入 JK 主从触发器 7472 (带预置和清除端) J=J1J2J3, K=K1K2K3,双 JK 触发器7476 (带预置和清除端),双 JK 触发器7478 (带预置端、共清除端、 共时钟端),双 JK 主从触发器74107(带清除端),双 JK 主从触发器 74111 (带数据锁定),54,例1：画出主从 JK 触发器输出端波形图。,
