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1、EDA技术实用教程频率计设计（实验报告） 第 8 页 共 8 页1、 实验目的1、 学习并熟悉使用Quartus软件。2、 掌握各频率计各逻辑模块的功能与设计方法。2、 实验任务及要求1、设计一个可测频率的数字式频率计，测量范围为1hz-12Mhz2、用层次化设计该电路，编写各个功能模块的程序3、仿真各功能模块，确定电路设计是否正确4、完成电路设计后，通过在实验系统中下载，验证设计的正确性3、 实验原理频率测量基本原理是计算每秒钟内待测信号的脉冲个数。要求TESTCTL的计数使能信号TSTEN能产生一个1秒脉宽的周期信号，并对频率计的每一计数器CNT10的ENA使能端进行同步控制。当TSTEN
2、为高电平时，允许计数；为低电频时停止计数，并保持其所计的脉冲信号。在停止计数期间，首先需要一个锁存信号LOAD的上跳沿将计数器在前一秒的计数值锁存进32位锁存器REG32B中，并由周期性的清零信号并不断闪烁。所存信号之后，必需有一清零信号CLR_CNT对计数器进行清零，为下一秒的计数做准备。测试控制信号发生器的工作时序如图。为了产生这个时序图，需首先建立一个由D触发器构成的二分频器，在每次时钟CLK上沿到来时其值翻转。4、 设计思路1、 设计一个测频监控信号发生器TESTCTL2、 设计十进制计数器CNT103、 设计一个32位锁存器REG32B4、 顶层文件5、 实验过程1、 新建文件夹ED
3、A2、 创建工程：执行File - New Project Wizard命令建立工程，命名为FERB3、 新建VHDL文件:执行File - New命令，选择VHDL File4、 编辑VHDL文件:输入VHDL程序，结束后另存文本文件File - save as为FERB。依次新建VHDL文件，分别保存程序5、 选择FPGA目标芯片：选择Assignments - Device，选择ACEX1K系列EP1K30TC144-1为目标芯片6、 击Device and Pin Options在general-options中选择Auto-restart configuration after er
4、ror,在Configuration项选择Passive Parallel synchronous,在Unused Pins项选择As Output Ground。7、 选择确认VHDL语言版本，在category - Analysis & Synthesis Settings 一栏选择VHDL8、 全程编译，选择Processing - Start Compilation命令，启动全程编译9、 打开波形编辑器：选择File - New - Vector Waveform File ，单击OK，启动波形编辑器10、 选择Edit - End Time 设置仿真时间11、 波形文件存盘：选择Fi
5、le - Save As命令，以默认名 存盘12、 选择 View - Utility Windows - Node finder命令，在Filter下拉表中选择“Pins:all”，然后单击list按钮，于是在下方的Node Found 窗口中出现工程中的所有端口引脚名。13、 将工程端口信号节点拖入波形编辑器中 14、 仿真器参数： 选择Assignment - Settings ，在Category栏选择Simulation Settings 在Select simulation options选择Timing15、 选择Processing - Start Simulation 命令，
6、直到出现Simulation was successful，仿真结束16、 应用RTL电路图观察器 17、 选择Tool - Netlist Viewers命令，选择RTL Viewer可看到生成的RTL级图形。18、 选择Tool - Netlist Viewers命令，选择Technology Map Viewer可看到FPGA底层的门级电路19、 引脚锁定：选择Assignments - Assignment Editor 命令，在Category列表中选择pin。20、 双击TO栏的NEW，出现要锁定的管脚，双击Location 栏，确定对应的引脚号。管脚锁定后需要重新编译，选择Pro
7、cessing - Start Compilation命令，进行编译管脚锁定：NodePin1CLK542DOUT0303DOUT1314DOUT2325DOUT3336DOUT4367DOUT5378DOUT6389DOUT73910DOUT84111DOUT94212DOUT106513DOUT116714DOUT126815DOUT136916DOUT147017DOUT157218DOUT167319DOUT177820DOUT187921DOUT198022DOUT208123DOUT218224DOUT228325DOUT238626DOUT248727DOUT258828DOUT
8、268929DOUT279030DOUT289131DOUT299232DOUT309533DOUT319634FSIN12621、 把编程电缆一头接到计算机的并口，一头接到试验箱的J2接口上。22、 选择Tool - Programmer 命令，弹出如图窗口，在Mode表框中选择JTAG，并选中（打钩）下载文件右侧的第一个小方框。在Hardware Setup表框中选择ByteBlasterMV或ByteBlaster LPT1,如果显示“No Hardware”，单击Add Hardware按钮，添加ByteBlasterMV或ByteBlaster LPT1，单击Start按钮即进入对目
9、标器件FPGA的配置下载。6、 实验结果1、RTL电路2、FPGA底层的门级电路3、管脚锁定4、仿真波形5、管脚7、 各模块程序1、十进制计数器CNT10LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY CNT10 IS PORT (CLK: IN STD_LOGIC; CLR: IN STD_LOGIC; ENA: IN STD_LOGIC; CQ: OUT INTEGER RANGE 0 TO 15; CARRY_OUT :OUT STD_LOGIC ); END CNT10;ARCHITECTURE behav OF CNT10 IS SIG
10、NAL CQI: INTEGER RANGE 0 TO 15;BEGIN PROCESS(CLK, CLR, ENA) BEGIN IF CLR = 1 THEN CQI = 0; ELSIF CLKEVENT AND CLK = 1 THEN IF ENA = 1 THEN IF CQI 9 THEN CQI = CQI + 1; ELSE CQI = 0;END IF; END IF; END IF; END PROCESS; PROCESS(CQI) BEGIN IF CQI = 9 THEN CARRY_OUT = 1; ELSE CARRY_OUT = 0; END IF; END
11、PROCESS; CQ = CQI;END behav;2、32位锁存器Library ieee;Use ieee.std_logic_1164.all;Entity reg32b ISPORT(CLK:IN STD_LOGIC;D:IN STD_LOGIC_VECTOR(31 DOWNTO 0);Q:OUT STD_LOGIC_VECTOR(31 DOENTO 0);END ENTITY REG32B;ARCHITECTURE ART OF REG32B ISBEGINPROCESS(CLK,D) IS BEGINIF(CLKEVENT ANDCLK=1) THEN Q=D;END IF;E
12、ND PROCESS;END ART;3、测评控制信号LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALLENTITY TESTCTL ISPORT (CLK:IN STD_LOGIC;TSTEN:OUT STD_LOGIC;CLR_CNT:OUT STD_LOGIC;LOAD:OUT STD_LOGIC);END ENTITY TESTCTL;ARCHITECTURE ART OF TESTCTL ISSIGNAL DIV2CLK:STD_LOGIC;BEGINPROCESS(CLK)ISIF CLK
13、EVENT AND CLK=1 THENDIV2CLK=NOT DIVACLK;END IF;END PROCESS;PROCESS(CLK,DIV2CLK) ISBEGINIF CLK=0 AND DIV2CLK=0 THENCLK_CNT=1;ELSE CLR_CNT=0END IF;END PROCESS;LOAD=NOT DIV2CLK;TSTEN=DIV2CLK;END ARCHITECTURE ART;4、数字频率计FREQ：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY FREQTEST IS PORT(CLK : IN STD_LOGIC; FSIN : IN STD_LOGIC; DOUT : OUT STD_LOGIC_VECTOR(31 DOWNTO 0) );END FREQ; ARCHITECTURE struc OF FREQ IS COMPONENT TESTCTL PORT(CLK : IN STD_LOGIC ; TSTEN : OUT STD_LOGIC ; CLR_CNT : OUT STD_LOGIC ; Load :
