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1、静态时序分析 Static Timing Analysis -于斌 1 报告概要 n时序分析概述 n时序分析中的基本概念 n常用工具简介 2 概念+市场研究 结构说明和RTL编码 RTL模拟 逻辑综合、优化、扫描插入 形式验证（RTL和门级） 布局前STA 时序正确 布局、CT插入和全局布线 转换时钟树到DC 形式验证 （扫描插入的网表 与CT插入的网表） 布局后STA 详细布线 时序正确 布线后STA 时序正确 结束 是 是 是 否 否 否 3 1.结构及电学特性规范 2.HDL中的RTL编码 3.为包含存储单元的设计插入DFT memory BIST 4.为验证设计功能，进行详尽的动态仿真
2、 5.设计环境设置，包括将使用的工艺库和其他环境属性 6.使用DC对具有扫描插入（和可选JTAG）的设计进行约束和综合设计 7.使用DC的内建静态时序分析机进行模块级的静态时序分析 8.设计的形式验证，使用Formality将RTL和综合后的网表进行对比 9.使用PT进行整个设计布局前的静态时序分析 10.对布局工具进行时序约束前的前标注 11.具有时序驱动单元布局、时钟树插入和全局布线的初始布局划分 12.将时钟树转换到驻留在中的原始设计 4 13.在DC中进行设计的布局优化 14.使用Formality在综合网表和时钟树插入的网表之间进行进行形式验证 15.在全局布线后（11步） 16.从
3、全局布线得到的估计时间数据反标注到PT 17.使用全局布线后提取的估计延时数据在PT中进行静态时序分析 18.设计的详细布局 19.提取来自详细布局设计的实际时间延迟 20.实际提取时间数据反标注到PT 21.使用PT进行布局后的静态时序分析 22.布局后的门级功能仿真（如果需要的话） 23.在LVS和DRC验证之后交货 5 时序分析概述 n与时序相关的流程 Design Entry Synthesis Timing Place Timing Route Timing 动态时序仿真 静态时序分析 形式验证 6 动态时序仿真与静态时序分析 n动态仿真是时序针对给定的仿真输入信号波形，模拟设计 在
4、器件实际工作时的功能和延时情况，给出相应的仿真输 出信号波形。它主要用于验证设计在器件实际延时情况下 的逻辑功能。由动态时序仿真报告无法得到设计的各项时 序性能指标，如最高时钟频率等。 n静态时序分析则是通过分析每个时序路径的延时，计算出 设计的各项时序性能指标，如最高时钟频率、建立保持时 间等，发现时序违规。它仅仅聚焦于时序性能的分析，并 不涉及设计的逻辑功能，逻辑功能验证仍需通过仿真或其 他手段（如形式验证等）进行。静态时序分析是最常用的 分析、调试时序性能的方法和工具。 7 静态时序分析-Static Timing Analysis nSTA是一种验证方法 nSTA的前提是同步逻辑设计
5、nSTA是使用工具通过路径计算延迟的综合，并比较相对预 定义时钟的延迟 nSTA仅关注时序间的相对关系而不是评估逻辑功能 n无需用向量去激活某个路径，而是对所有的时序路径进行 错误分析，能处理百万门级的设计，分析速度比时序仿真 工具快几个数量级，在同步逻辑情况下，可以达到100% 的时序路径覆盖 nSTA的目的是找出隐藏的时序问题，根据时序分析结果优 化逻辑或约束条件，使设计达到时序闭合（timing closure ） 8 STA的作用 n确定芯片最高工作频率 通过时序分析可以控制工程的综合、映射、布局布线等环 节，减少延迟，从而尽可能提高工作频率 n检查时序约束是否满足 可以通过时序分析来
6、查看目标模块是否满足约束，如不满 足，可以定位到不满足约束的部分，并给出具体原因，进 一步修改程序直至满足时序要求 n分析时钟质量 时钟存在抖动、偏移、占空比失真等不可避免的缺陷。通 过时序分析可以验证其对目标模块的影响 9 STA的过程 nSTA分三步走： 1、将设计打散成一个一个的timing path 2、计算每条path的延迟 3、检验延迟是否满足设计约束的要求。 10 时序分析基本概念 n建立时间（setup time） n保持时间（hold time ） n时钟到输出延迟（clock to output time） n时钟偏斜（clock skew） n时钟抖动（jitter） 1
7、1 建立时间tSU（setup time） n触发器的时钟信号上升沿到来以前，数据稳定不变的时间 。输入信号应提前时钟上升沿 （假设上升沿有效）T时间 到达芯片，这个T就是建立时间Setup time. 如不满足setup time,这个数据就不能被这一时钟打入触发器，只有在下一 个时钟上升沿，数据才能被打入触发器。 12 保持时间tH（hold time ） n保持时间是指触发器的时钟信号上升沿到来以后，数据稳 定不变的时间。如果hold time不够，数据同样不能被打入 触发器 。 13 时钟到输出延迟tCO（clock to output time ） n从时钟信号有效沿到数据有效的时间
8、间隔 14 n不满足建立/保持时间，可能出现亚稳态 tMETsetting time，亚稳态到稳态的时间，与工艺无关 15 最小周期T T=tCO+tDELAY+tSU 16 时钟偏斜（clock skew） n时钟偏斜指的是同一个时钟信号到达两个不同寄存器之间 的时间差值 n时钟偏斜永远存在，到一定程度就会严重影响电路的时序 17 时钟抖动（jitter） n所谓抖动，就是指两个时钟周期之间存在的差值，这个误 差是在时钟发生器内部产生的，和晶振或者PLL 内部电路 有关，布线对其没有影响 jitter=T2-T1 18 STA的过程 nSTA分三步走： 1、将设计打散成一个一个的timing
9、 path 2、计算每条path的延迟 3、检验延迟是否满足设计约束的要求。 19 时序分析基本概念 n时序路径 从输入端口到触发器的数据D端 从触发器的时钟clk端到触发器的数据D端 从触发器的时钟clk端到输出端口 从输入端口到输出端口 20 时序分析常用路径 n时钟到建立 clock to setup path n时钟到管脚 clock to pad path n结束于时钟引脚 paths ending at clock pin of flip-flops n管脚到管脚 pad to pad n管脚到建立 pad to setup 21 时钟到建立 clock to setup path
10、 22 时钟到管脚 clock to pad path 23 结束于时钟引脚 ending at clock pin of F-F 24 管脚到管脚 pad to pad 25 管脚到建立 pad to setup 26 时序分析基本概念 n关键路径 关键路径通常是指同步逻辑电路中，组合逻辑时延最大的 路径。也就是说关键路径是对设计能起决定性影响的时序 路径。 静态时序分析可以找出逻辑电路的关键路径，通过查看时 序分析报告，可以确定关键路径 常用优化方法：Retiming 、Pipeline 27 时序优化方法-Ritiming 28 时序优化方法-Pipeline 29 主流工具 nSyno
11、psys公司的PrimeTime主要用于全芯片的IC设计， PrimeTime是业界最流行的分析工具 n各FPGA厂商的工具均提供静态时序分析功能，FPGA的静 态时序分析比IC简单 30 Timing Analyzer nAltera公司的QuartusII自带的静态时序分析工具，可以进 行： 时序路径的时延分析（Delay Matrix） 建立/保持时间分析（Setup/Hold Matrix） 同步逻辑性能（Registered Performance） 31 Timing Analyzer 32 Timing Analyzer 33 Timing Analyzer 34 Timing
12、Analyzer 35 PrimeTime nPrimeTime是Synopsys的静态时序分析工具，为业界标准 ，占据最大的市场份额 nPrimeTime是数字ASIC设计的sign-off必选工具，受到所有 EDA工具和IC厂家的支持 nFPGA逻辑静态时序分析，仅用到PrimeTime的一小部分功 能 36 Report术语 nArrival Time-信号到达时间 表示实际计算所得的信号到达逻辑电路中某一点的绝对时 间，等于信号到达某条路径起点的时间加上信号在该条路 径上的逻辑单元间传递延时的总和 nRequired Arrival Time-要求到达时间 简称RAT，表示要求信号在逻
13、辑电路的某一特定点处的到 达时间 nSlack-余量 表示在逻辑电路的某一特定点处要求到达时间与实际到达 时间之间的差。Slack值表示该信号到达的太早或太晚 37 PT过程 nPrimeTime做STA分四步流程： 1、读入设计及库 2、约束设计 3、指定延迟计算信息 4、静态时序分析和报告 38 1、 建立设计环境 - 建立搜索路径（search path）和链接路径（link path） - 读入设计和库 - 链接顶层设计 - 建立运作条件、连线负载模型、端口负载、驱动和传输时间 2、 说明时序声明（约束） - 定义时钟周期、波形、不确定性（uncertainty)和滞后时间(laten
14、cy) - 说明输入、输出端口的延时 3、 说明时序例外情况（timing exceptions） - 多周期路径（multicycle paths） - 不合法路径（false paths） - 说明最大和最小延时、路径分割（path segmentation）和失效弧（ disabled arcs） 4、 进行分析和生成报告 - 检查时序 - 生成约束报告 - 生成路径时序报告 39 40 PrimeTime n建立时间检查 clock delay1- clock delay2+max data path+tSUclock period Max data path是寄存器的tCO加上寄存器
15、间的组合逻辑延迟 41 建立时间检查 nclock delay1=0ns nclock delay2=0ns nmax data path=tco+path delay=1.449ns+0.258ns=1.707ns n 若T=4ns,则slack=4ns-1.707ns=2.293ns 42 建立时间检查 43 PrimeTime n保持时间检查 clock delay1-clock delay2+min data path -tH0 44 保持时间检查 nclock delay1=0ns nclock delay2=0ns nmin data path=tco+path delay=1.4
16、49ns+0.258ns=1.707ns nintrinsic hold time=1.284ns n则slack=1.707ns-1.284ns=0.493ns 45 保持时间检查 46 问题 n三个阶段时序分析有何不同？ Design Entry Synthesis Timing Place Timing Route Timing 区别？ 47 综合后STA n建立时间不符合-重新设计 n保持时间不符合-此处修改或布局后修改（根据大小） n采用的统计线载模型 n时钟扇出和时钟翻转固定 48 布局后STA n布局工具将关键单元彼此靠近放置用以最小化路径延迟 n修改保持时间违例（或根据违例程度选择布线后修改） n插入了时钟树（clock tree，CT），改变了原有设计 49 布线后STA n加入寄生电容和RC连线延迟 n修正保持时间（插入缓冲器） n最接近实际情况 50 需要掌握的部分 n流程图和相对应的文字说明 n静态时序分析的概念、目的和作用 n建立/保持时间的概念和约束条件的
