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1、在系统级芯片(SoC)设计中，锁相环(PLL)和延时锁定环(DLL)成为越来越重要的部分，但PLL和DLL的设计难度是众所周知的。现在，一些积累数十年经验的专业设计团队正试图把这些器件逐步转化成可像普通模块一样被重复使用的知识产权(IP)模块。TrueCircuits公司最近发布的DLL IP模块和来自杰尔系统公司的串行器/解串器IP就是其中的两个案例。 杰尔的器件是一种用于光纤通道收发器的通用串行器/解串器，在其时钟/数据恢复(CDR)电路中包含一个DLL。TrueCircuits模块最初的设计目标是用于高级DDR DRAM接口，但它也可用于需要多个延时信号的任何高频领域。 “目前，在专有系
2、统中实现的DDR接口已经超过500MHz的工作频率，”TrueCircuits公司总裁John Maneatis指出，“这些接口需要更大的灵活性，而不只是正交选择功能。” 从行为上看，PLL和DLL都属于高频的模拟器件，而且具有严格的抖动要求，因为它们对电源噪声、基底噪声或来自附近互连部件的干扰非常敏感。此外，这些器件常常处于芯片上最高频率的电路网中。 TrueCircuits模块使用一根模拟延迟线把相位锁定在输入时钟上，并采用一个主从架构根据参考时钟来产生多个延时选通脉冲。“数字延迟线是一种更通用的解决方案，”Maneatis表示，“但它们不能很好地补偿温度或电压的变化，而且存在对电源敏感的
3、问题。它们的确不是高速设计的最佳选择。”align=RIGHT VSPACE=12 HSPACE=12 ALT=图：延时锁定环(DLL)的结构图。 他宣称，DLL模块足够小，以至于可以放置在I/O簇的边沿，所以每个I/O端口都能拥有自己专用的DLL。现在，该模块已经足够稳定，并赢得了至少四家客户。该产品以标准IP而不是定制设计的形式提供给用户。 杰尔系统的通用串行器/解串器用于光纤通道收发器，瞄准的是另一种完全不同的应用。该串行器/解串器以标准IP的形式供应给杰尔的 ASIC客户，并已经被应用到杰尔的许多标准产品IC中。它采用单一的物理设计覆盖了从1GHz到4 GHz的整个频率范围。 “目前，
4、我们瞄准的市场是存储区域网络，在这种网络中，廉价的大容量硬盘驱动器被应用到低成本的PC和服务器上，”杰尔公司高速接口开发部总监Greg Sheets表示，“从许多方面看，这都是对串行/解串器模块需求最旺盛的环境。” 在这个市场，驱动器制造商越来越难以预测支持某个给定产品线所需的连接速度。他们不得不迎合计算机供应商认为是最高性价比的特定组合。这意味着要覆盖宽广的频率范围，直至多通道、10Gbps的Xaui接口。 但与此同时，这些接口的应用环境很少关注电源噪声。因此，串行/解串器必须具有极佳的电源干扰抑制特性，而且必须超出相位噪声和基底耦合等其它参数，只有这样才能保证有足够大的裕度在现实世界中正常
5、工作。 在串行/解串器内部有一个放大器、一个CDR电路和一个解复用器。其中，CDR是迄今为止最关键的部件，而CDR的核心是一个DLL。“过去，设计师通常根据经验法则来决定选择模拟环还是数字环，但近年来几乎全部选用数字方法，”Sheets说。 杰尔从事串行/解串器产品的开发已逾10年，其独到之处在于使单个设计能够在1至4 GHz的整个范围内工作。该设计是可编程的，所以相位检测器和压控振荡器的内部电路可以被设定在特定的频率范围。但它采用了非常仔细的模拟设计，以保证环路在整个频率范围内的性能稳定，Sheets表示。 另一个重要因素是布局。通常，串行/解串器模块如此精密，以至于必须被放置在裸片的指定位置上，从而远离潜在的基底噪声源并满足封装设计者的要求。杰尔基于一种基底建模功能，已经开发了一个定制基底程序，它可以把模块放置在使客户设计获得最佳工作效果的位置上，而不只是简单地满足优先约束条件。 作者：张国勇
