计算机组成原理课件第3章

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1、1,计算机组成原理 第三章 内部存储器,2,本章内容,3.1 存储器概述 3.2 随机读写存储器 3.3 只读存储器和闪速存储器 3.4 高速存储器 3.5 cache存储器 3.6 虚拟存储器 3.7 存储保护,3,3.1 存储器概述,基本概念和术语 存储元 能存储一位2进制代码（0，1）的物理器件 存储单元和单元地址 若干存储元件可组成一个存储单元 字节单元：由8个存储元件并列组成 字单元：存储元件的位数与机器字长相等 每个存储单元有一个可识别的二进制编号 每个地址编号只能标识唯一存储单元 按地址存取原则 字、字节编址,4,3.1.1 存储器分类,5,6,为了解决对存储器要求容量大，速度快

2、，成本低三者之间的矛盾，目前通常采用多级存储器体系结构，即使用高速缓冲存储器、主存储器和外存储器。,3.1.2 存储器的分级结构,7,表3.1 存储器的用途和特点,8,3.1.3 主存储器的技术指标,9,1.基本存储元 六管SRAM存储元的电路是由两个MOS反相器交叉耦合而成的触发器,一个存储元存储一位二进制代码。,3.2 随机读写存储器,Vss(0V),VDD(5V),I/O,O/I,Y地址译码线,X地址译码线,T1 T2 工作管 T3 T4负载管 T5 T6 X向门控管 T7 T8 Y向门控管,10,2.SRAM存储器的组成 存储体：存储单元的集合，通常用X选择线(行线)和Y选择线(列线)

3、的交叉来选择所需要的单元。 地址译码器：将用二进制代码表示的地址转换成输出端的高电位，用来驱动相应的读写电路，以便选择所要访问的存储单元。地址译码有两种方式。,11,单译码方式,N位地址，寻址2n个存储单元，2n根译码线,只有一个地址译码器 ，适用于小容量存储器。,12,双译码方式,N位地址， 寻址2n个存储单元 2*2n/2根译码线,X向和Y向两个译码器。适用于大容量存储器 。 双译码的输出分为X向和Y向，形成字位结构，由两者交叉选中相应的存储单元。设地址线为12根时，X译码和Y译码各6根时，输出线有2*26128线,13,14,连接线：地址线、数据线、控制线。 存储器芯片的容量是有限的,为

4、了满足实际存储器的容量要求，需要对存储器进行扩展。主要方法有： 1) 位扩展法： 目的:只加大字长，使每一个存储单元达到指定的位数，单元数不变 例：用8K1的RAM存储器芯片,组成8K8位的存储器 连接方法：CPU的地址线 A0A12 共13根 分别接到每一个芯片 CPU的数据线 D0D7 共8根 分别接到8个芯片的I/O端,4.存储器与CPU连接,15,目的:用多个芯片扩大存储单元数，每个存储单元的位数已满足使用要求，单元数为各芯片的单元数之和。 例：用16K8的RAM存储器芯片,组成64K8位的存储器 连接方法： CPU的数据线 D0D7 共8根 分别接到每一个芯片 CPU的地址线 A0A

5、13 共14根 分别接到每一个芯片 CPU的地址线A14A15经2:4译码器产生4根片选信号线分别接到4个芯片的CE（或CS) CPU的读写控制线WE分别接到每一个芯片,2) 字扩展法：,16,17,目的：既要扩大存储单元数，又要扩大其位数。 设存储容量M N位（M个单元，每个单元N位） 设芯片容量为LK位，则字位扩展所需芯片数为 M*N/(L*K) 其中：以N/K个芯片为一组，进行位扩展， 共需M/L组，进行字扩展。 例：用16K4的RAM存储器芯片,组成64K8位的存储器 以8/2=2片为一组，共64/16=4组。 CPU的数据线 D0D3 和D4D7共8根分别接到每组的2个芯片 CPU的

6、地址线 A0A13 共14根 分别接到每一个芯片组 片选与读写控制线与字扩展同，不过每组的两片需同时接通。,3) 字位同时扩展法,18,5.存储器的读、写周期 读周期: 读周期与读出时间是两个不同的概念。读出时间是从给出有效地址到外部数据总线上稳定地出现所读出的数据信息所经历的时间。读周期时间则是存储片进行两次连续读操作时所必须间隔的时间，它总是大于或等于读出时间。,tA,tRC,19,写周期: 要实现写操作，要求片选CS和写命令WE信号都为低，并且CS信号与WE信号相“与”的宽度至少应为tW。,tWC,tW,20,【例1】 下图是SRAM的写入时序图。其中R/W是读/写命令控制线，当R/W线

7、为低电平时,存储器按给定地址把数据线上的数据写入存储器。请指出下图写入时序中的错误，并画出正确的写入时序图。,21,【解】 写入存储器的时序信号必须同步。通常，当R/W线加负脉冲时，地址线和数据线的电平必须是稳定的。当R/W线达到低电平时，数据立即被存储。 因此，当R/W线处于低电平时，如果数据线改变了数值，那么存储器将存储新的数据。同样，当R/W线处于低电平时地址线如果发生了变化那么同样数据将存储到新的地址或。正确的写入时序图见下图。,22,3.2.2 DRAM存储元,23,24,3. DRAM芯片的逻辑结构,25,3. DRAM芯片的逻辑结构,26,读/写周期、刷新周期,1、读/写周期 读

8、周期、写周期的定义是从行选通信号RAS下降沿开始，到下一个RAS信号的下降沿为止的时间，也就是连续两个读周期的时间间隔。通常为控制方便，读周期和写周期时间相等。,27,写周期,28,动态MOS存储器采用“读出”方式进行刷新。从上一次对整个存储器刷新结束到下一次对整个存储器全部刷新一遍为止，这一段时间间隔叫刷新周期。 常用的刷新方式有三种，一种是集中式，另一种是分散式，第三种是异步式 集中式刷新：在整个刷新间隔内，前一段时间重复进行读/写周期或维持周期，等到需要进行刷新操作时，便暂停读/写或维持周期，而逐行刷新整个存储器，它适用于高速存储器。 设读写周期为0.5us,刷新周期为2ms，则在400

9、0周期的前3872个为正常读/写，而在最后128个周期完成刷新操作。 问题：有64us的死时间（不能进行读写操作）,DRAM的刷新,29,分散式刷新：把一个存储系统周期tc分为两半，周期前半段时间tm用来读/写操作或维持信息，周期后半段时间tr作为刷新操作时间。这样，每经过128个系统周期时间，整个存储器便全部刷新一遍。 问题：虽然不存在死时间，但是存取周期由0.5us增至1us，降低了整个系统的速度。,异步式刷新：该方式是前两种方式的结合。例如2ms内分散刷新128行，则每隔200012815.5s刷新一行。 【例2】 说明1M1位DRAM片子的刷新方法，刷新周期定为8ms 【解】如果选择一

10、个行地址进行刷新， 刷新地址为A0A8，因此这一行上的2048个存储元同时进行刷新，即在8ms内进行512个周期的刷新。按照这个周期数，51220481 048 567，即对1M位的存储元全部进行刷新。刷新方式可采用：在8ms中进行512次刷新操作的集中刷新方式，或按8ms51215.5s刷新一次的异步刷新方式。,30,DRAM控制器W4006AF为例，说明80386中主存储器的构成方法。,3.2.3主存储器组成实例,31,存储器模块条,存储器通常以插槽用模块条形式供应市场。这种模块条常称为内存条，它们是在一个条状形的小印制电路板上，用一定数量的存储器芯片，组成一个存储容量固定的存储模块。,3

11、2,3.2.4高性能的主存储器,1、FPM DRAM 快速页模式动态存储器，它是根据程序的局部性原理来实现的。读周期和写周期中，为了寻找一个确定的存储单元地址，首先由低电平的行选通信号RAS确定行地址，然后由低电平的列选信号CAS确定列地址。下一次寻找操作，也是由RAS选定行地址不变，CAS选定列地址变化。,33,2、CDRAM(带高速缓冲存储器（cache）),在通常的DRAM芯片内又集成了一个小容量的SRAM，从而使DRAM芯片的性能得到显著改进。,34,3、SDRAM,SDRAM称为同步型动态存储器。计算机系统中的CPU使用的是系统时钟，SDRAM的操作要求与系统时钟相同步，在系统时钟的

12、控制下从CPU获得地址、数据和控制信息。换句话说，它与CPU的数据交换同步于外部的系统时钟信号，并且以CPU/存储器总线的最高速度运行，而不需要插入等待状态。 猝发式读/写,35,36,37,例4 CDRAM内存条组成实例,38,DRAM主存读/写的正确性校验,DRAM通常用做主存储器，其读写操作的正确性与可靠性至关重要。为此除了正常的数据位宽度，还增加了附加位，用于读/写操作正确性校验。增加的附加位也要同数据位一起写入DRAM中保存,39,3.3 只读存储器和闪速存储器,3.3.1只读存储器 1.ROM的分类 只读存储器简称ROM，它只能读出，不能写入。它的最大优点是具有不易失性。 根据编程

13、方式不同，ROM通常分为三类,(1) 掩膜式只读存储器ROM (2) 一次可编程只读存储器PROM (3) 多次可擦除可编程只读存储器EPROM,40,掩模ROM的阵列结构和存储元,41,掩膜ROM的内部逻辑框图举例,42,(1)基本存储元电路 P沟道EPROM的基本电路结构示意图演示,在N型基片上生长了两个高浓度的P型区，引出源极（S）和漏极（D）。 在S极与D极之间，有一个多晶硅做成的栅极，但它是浮空的，被绝缘物SiO2所包围。 做好后的管子因栅极上无电荷，故管内无导电道，D极和S极之间是不导电的。 把EPROM管用于存储矩阵时，其初态各位均为1，要写入“0”时，在D和S极之间加上25V高

14、压，另加编程脉冲则可使D、S之间被瞬间击穿，于是有,光擦可编程只读存储器(EPROM),43,电子通过绝缘层注入硅栅，在高压电源去除后硅栅中的电子被绝缘层包围而无法泄漏，硅栅变负，形成导电沟，从而使EPROM存储元导通，输出为“0”。 芯片封装于石英玻璃窗口内，当用紫外线照射该窗口时，浮空栅中的电子会形成光电流泄漏，从而使EPROM管恢复初态。,EPROM,44,EPROM内部结构以2716为例 容量：2K 8位,所以地址线11根A10A0：7条X译码、4条Y译码 数据线8根D7D0 ：带输出缓冲器,45,E2PROM,电擦除可编程只读存储器。 其存储元是一个具有两个栅极的NMOS管,46,1

15、.什么是闪速存储器 闪速存储器是一种低功耗、高密度（大容量）、具有ROM的非易失性、又具有电可擦除和可反复编程的一种新型存储器。它突破了传统的存储器体系，改善了现有存储器的特性。,3.3.2闪速存储器,47,FLASH存储元,由单个MOS晶体管组成，除漏极D和源极S外，还有一个控制栅和浮空栅。,48,2、FLASH存储器的基本操作 （编程操作、读取操作、擦除操作 ）,49,FLASH存储器的阵列结构,50,1.双端口存储器的逻辑结构 双端口存储器是指同一个存储器具有两组相互独立的读写控制线路,是一种高速工作的存储器。,3.4 高速存储器,51,2、无冲突读写控制 当两个端口的地址不相同时，在两

16、个端口上进行读写操作，一定不会发生冲突。当任一端口被选中驱动时，就可对整个存储器进行存取，每一个端口都有自己的片选控制(CE)和输出驱动控制(OE)。读操作时，端口的OE(低电平有效)打开输出驱动器，由存储矩阵读出的数据就出现在I/O线上。,3、有冲突读写控制 当两个端口同时存取存储器同一存储单元时，便发生读写冲突。为解决此问题，特设置了BUSY标志。在这种情况下，片上的判断逻辑可以决定对哪个端口优先进行读写操作，而对另一个被延迟的端口置BUSY标志(BUSY变为低电平)，即暂时关闭此端口。,52,53,54,1.存储器的模块化组织 一个由若干个模块组成的主存储器是线性编址的。 这些地址在各模块有两种安排方式：一种是顺序方式，一种是交叉方式。 顺序方式：某个模块进行存取时，其他模块不工作，某一模块出现故障时，其他模块可以照常工作，通过增添模块来扩充存储器容量比较方便。但各