7章时序逻辑电路概要

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1、第7章 时序逻辑电路,7.1 双稳态触发器,7.2 时序逻辑电路分析,7.3 寄存器,7.4 计数器,7.5 应用举例,本章要求,1. 掌握 RS、JK、D 触发器的逻辑功能及 不同结构触发器的动作特点; 2. 掌握寄存器、移位寄存器、二进制计数器、 十进制计数器的逻辑功能，会分析时序逻辑 电路; 3. 学会使用本章所介绍的各种集成电路;,第7章 时序逻辑电路,电路的输出状态不仅取决于当时的输入信号，而且与电路原来的状态有关，当输入信号消失后，电路状态仍维持不变。这种具有存贮记忆功能的电路称为时序逻辑电路。,时序逻辑电路的特点：,下面介绍双稳态触发器，它是构成时序电路的基本逻辑单元。,7.1

2、双稳态触发器,特点： 1. 有两个稳定状态“0”态和“1”态； 2. 能根据输入信号将触发器置成“0”或“1”态； 3. 输入信号消失后，被置成的“0”或“1”态能保存 下来，即具有记忆功能。,双稳态触发器： 是一种具有记忆功能的逻辑单元电路，它能储存一位二进制码。,7.1.1 基本 RS 触发器,两互补输出端,两输入端,反馈线,触发器输出与输入的逻辑关系,设触发器原态为“1”态。,1,0,1,0,设原态为“0”态,1,1,0,触发器保持“0”态不变,复位,0,设原态为“0”态,1,1,0,0,设原态为“1”态,0,0,1,触发器保持“1”态不变,置位,1,设原态为“0”态,0,0,1,1,设

3、原态为“1”态,0,0,1,触发器保持“1”态不变,1,1,0,若G1先翻转，则触发器为“0”态,“1”态,若先翻转,基本 RS 触发器状态表,逻辑符号,基本R-S触发器,导引电路,时钟脉冲,7.1.2 可控 RS 触发器,当CP=0时,0,R，S 输入状态 不起作用。 触发器状态不变,当 CP = 1 时,1,打开,触发器状态由R，S 输入状态决定。,打开,当 CP = 1 时,1,打开,(1) S=0, R=0,触发器状态由R，S 输入状态决定。,打开,1,1,0,(2) S = 0, R= 1,(3) S =1, R= 0,1,Q=1,Q=0,(4) S =1, R= 1,可控RS状态表

4、,CP高电平时触发器状态由R、S确定,跳转,例：画出可控 RS 触发器的输出波形,可控 RS状态表,CP高电平时触发器状态由R、S确定,存在问题：,时钟脉冲不能过宽，否则出现空翻现象，即在一个时钟脉冲期间触发器翻转一次以上。,克服办法：采用 JK 触发器或 D 触发器,7.1.3 JK触发器,1.电路结构,从触发器,主触发器,反馈线,2. 工作原理,主触发器打开,主触发器状态由J、K决定，接收信号并暂存。,从触发器封锁,从触发器状态保持不变。,CP,CP,状态保持不变,从触发器的状态取决于主触发器，并保持主、从状态一致，因此称之为主从触发器。,从触发器打开,主触发器封锁,CP,CP高电平时触发

5、器接收信号并暂存 (即主触发器状态由 J、K决定，从触发器状态保持不变）。,要求CP高电平期间J、K的状态保持不变。,CP低电平时, 主触发器封锁, J、K不起作用,0,1,CP,CP,分析JK触发器的逻辑功能,(1)J=1, K=1,设触发器原态为“0”态,主从状态一致,CP,设触发器原态为“1”态,为“？”状态,J=1, K=1时，每来 一个时钟脉冲，状 态翻转一次，即具 有计数功能。,(1) J=1, K=1,跳转,CP,(2) J=0，K=1,设触发器原态为“1”态,设触发器原态为“0”态,CP,(3) J=1，K=0,设触发器原态为“0”态,设触发器原态为“1”态,CP,(4) J=

6、0，K=0,设触发器原态为“0”态,CP,结论：,CP高电平时主触发器状态由J、K决定，从触发器状态不变。,3. JK触发器的逻辑功能,Qn,1,0 0,1 1,1 0,0,0 1,CP高电平时，主触发器状态由J、K决定，从触发器状态不变。,(保持功能),(置“0”功能),(置“1”功能),(计数功能),C下降沿触发翻转,例：JK 触发器工作波形,基本R-S触发器,导引电路,7.1.4 维持阻塞 D 触发器,1.电路结构,反馈线,跳转,2.逻辑功能,（1）D = 0,1,0,当CP = 0时,0,当CP= 1时,0,1,封锁,在CP= 1期间，触发器保持“0”不变,2.逻辑功能,（1）D =

7、1,0,1,当CP= 0时,1,当CP= 1时,0,1,封锁,在CP= 1期间，触发器保持“1”不变,封锁,上升沿触 发翻转,CP上升沿前接收信号，上升沿时触发器翻转，( 其Q的状态与D状态一致；但Q的状态总比D的状态变化晚一步，即Qn+1 =Dn；上升沿后输入 D不再起作用，触发器状态保持。 即(不会空翻),结论：,例：D 触发器工作波形图,7.1.5 触发器逻辑功能的转换,1. 将JK触发器转换为 D 触发器,仍为下降沿 触发翻转,2. 将JK触发器转换为 T 触发器,当J=K时，两触发器状态相同,3. 将 D 触发器转换为 T触发器,触发器仅具有计数功能,即要求来一个CP， 触发器就翻转

8、一次。,7.3 寄存器,寄存器是数字系统常用的逻辑部件，它用来存放数码或指令等。它由触发器和门电路组成。一个触发器只能存放一位二进制数，存放 n 位二进制时，要 n个触发器。,1. 数码寄存器,仅有寄存数码的功能。,清零,寄存指令,通常由D触发器或R-S触发器组成,并行输入方式,寄存数码,触发器状态不变,清零,寄存指令,并行输出方式,&,&,&,&,Q,Q,Q,Q,状态保持不变,2. 移位寄存器,不仅能寄存数码，还有移位的功能。,所谓移位，就是每来一个移位脉冲，寄存器中所寄存的数据就向左或向右顺序移动一位。,寄存数码,1) 单向移位寄存器,D,1011,1,Q,1011,1,0,1,1,J,K

9、,FF3,数据依次向左移动，称左移寄存器，输入方式为串行输入。,Q,Q,Q,数码输入,再输入四个移位脉冲，1011由高位至低位依次从Q3端输出。,串行输出方式,数码输入,左移寄存器波形图,1,1,1,1,1,1,0,待存数据,1011存入寄存器,从Q3取出,四位左移移位寄存器状态表,1,2,3,1,0,1,并 行 输 出,再继续输入四个移位脉冲,从Q3端串行输出1011数码,动画,右移移位寄存器,串行输出,2) 并行、串行输入/串行输出寄存器,寄存器分类,并行输入/并行输出,串行输入/并行输出,并行输入/串行输出,串行输入/串行输出,3) 双向移位寄存器：,既能左移也能右移。,&,.,RD,C

10、P,S,左移输入,待输数据由 低位至高 位依次输入,待输数据由高位至低位依次输入,1,0,1,右移输入,移位控制端,&,&,&,右移串行输入,左移串行输入,7.2 时序逻辑电路的分析,时序逻辑电路的特点：,输出,时序,输入,时钟脉冲CP,触发器的原状态,1、输出Q在时钟脉冲CP相应的时刻才会发生变化,2、变化以后的输出Q由对应时刻的输入决定,同步时序电路：电路中所有触发器受同一时钟CP控制，其状态更新是同步的。,异步时序电路：电路中，并非所有的触发器都受同一个CP信号。 有的触发器受时钟CP控制，有的则受其它触发器的输出信号控制，其状态更新有先有后，不同在CP下动作。,根据电路中触发时刻：,2

11、、各触发器的输入（驱动）方程。,1、电路组成部分的分析。,3、各触发器的输出（状态）方程。,4、列出电路的状态表。,5、画出波形图。,6、分析电路的逻辑功能。,同步/异步 JK触发器 D触发器 各触发器的动作时刻,D？ J？，K？,Qn+1？,CP J、K、D Q,分析步骤：,例：分析如图所示的时序逻辑电路，设的初始状态为“000”。,解：1、电路组成部分的分析。,三个JK-FF，接在同一个CP。,此电路是同步时序逻辑电路,JK-FF，在CP下降沿 时触发,2、输入方程。,3、输出方程。,4、列写状态转换表，分析其状态转换过程,CP,1,2,3,4,5,5、画出波形图,6,6、逻辑功能：同步六

12、进制加法计数器,例:分析图示逻辑电路的逻辑功能,说明其用处。 设初始状态为“000”。,解：1. 异步时序逻辑电路。 2. 写出各触发器J、K端和CP端的逻辑表达式,解：当初始状态为“000”时， 各触发器J、K端和C端的电平为,由表可知，经5个脉冲循环一次，为五进制计数器。,2.列写状态转换表，分析其状态转换过程,CP1= Q0,由于计数脉冲没有同时加到各位触发器上，所以为异步计数器。,异步五进制计数器工作波形,7.4 计数器,计数器是数字电路和计算机中广泛应用的一种逻辑部件，可累计输入脉冲的个数，可用于定时、分频、时序控制等。,7.4.1 二进制计数器,按二进制的规律累计脉冲个数，它也是构

13、成其它进制计数器的基础。要构成 n位二进制计数器，需用 n个具有计数功能的触发器。,1. 异步二进制加法计数器,异步计数器：计数脉冲C不是同时加到各位触发器。最低位触发器由计数脉冲触发翻转，其他各位触发器有时需由相邻低位触发器输出的进位脉冲来触发，因此各位触发器状态变换的时间先后不一，只有在前级触发器翻转后,后级触发器才能翻转。,二 进 制 数 Q2 Q1 Q0,0 0 0 0 1 0 0 1 2 0 1 0 3 0 1 1 4 1 0 0 5 1 0 1 6 1 1 0 7 1 1 1 8 0 0 0,脉冲数 (CP),二进制加法计数器状态表,从状态表可看出： 最低位触发器来 一个脉冲就翻转

14、 一次，每个触发 器由 1变为 0 时， 要产生进位信号, 这个进位信号应 使相邻的高位触 发器翻转。,当J、K=1时，具有计数功能，每来一个脉冲触发器就翻转一次.,三位异步二进制加法计数器,在电路图中J、悬空表示J、K=1,下降沿 触发翻转,当相邻低位触发器由1变 0 时翻转,异步二进制加法器工作波形,每个触发器翻转的时间有先后，与计数脉冲不同步,用D触发器构成三位二进制异步加法器,2、若构成减法计数器CP又如何连接？,思考,1、各触发器CP应如何连接？,各D触发器已接成T触发器，即具有计数功能,2. 同步二进制加法计数器-,异步二进制加法计数器线路联接简单。 各触发器是逐级翻转，因而工作速

15、度较慢。,同步计数器：计数脉冲同时接到各位触发器，各触发器状态的变换与计数脉冲同步。,同步计数器由于各触发器同步翻转，因此工作速度快。但接线较复杂。,二 进 制 数 Q2 Q1 Q0,0 0 0 0 1 0 0 1 2 0 1 0 3 0 1 1 4 1 0 0 5 1 0 1 6 1 1 0 7 1 1 1 8 0 0 0,脉冲数 (CP),二进制加法计数器状态表,最低位触发器FF0每来一个脉冲就翻转一次；,FF1：当Q0=1时，再来一个脉冲则翻转一次；,FF2：当Q0=Q1= 1时，再来一个脉冲则翻转一次。,四位二进制加法计数器的状态表,四位二进制同步加法计数器级间连接的逻辑关系,由J、K端逻辑表达式，可得出四位同步二进制计数器的逻辑电路。,触发器翻转条件,J、K端逻辑表达式,J、K端逻辑表达式,FF0,每输入一C翻一次,FF1,FF2,FF3,J0 =K0 =1,Q0 =1,J1 =K1 = Q0,Q1 = Q0 = 1,J2 =K2 = Q1 Q0,Q2 = Q1 = Q0 = 1,J3 =K3= Q2 Q1 Q0,（加