微处理器系统结构与嵌入式系统-第五章-存储器

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1、微处理器系统结构与嵌入式系统设计,第五章 存储器系统,5.1 存储器件的分类 5.2 半导体存储芯片 5.3 存储系统的层次结构 存储系统的分层管理 地址映射技术 3. 现代计算机的多级存储体系 5.4 主存储器设计技术 存储芯片选型 存储芯片的组织形式 地址译码技术 存储器接口设计,决定芯片片选信号的实现,两级译码； 全译码、部分译码、线译码； 固定、可变,存储介质(存储原理)、读写策略(存取方式),容量扩展；,基本结构（RAM、ROM）、性能指标,并行、多端口、联想（改善主存的访问速度和吞吐量）,2019/10/21,2,/54,5.1.1 不同的存储原理,静态SRAM,动态DRAM,存取

2、速度快，但集成度低，一般用于大型计算机或高速微机的Cache；,速度较快，集成度较低，一般用于对速度要求高、而容量不大的场合（Cache）,集成度较高但存取速度较低，一般用于需较大容量的场合（主存）。,2019/10/21,3,/54,5.1.2不同的读写策略,数据访问方式 并行存储器 (Parallel Memory) 串行存储器 (Serial Memory) 数据存取顺序 随机存取（直接存取） 可按地址随机访问； 访问时间与地址无关； 顺序存取 (先进先出) FIFO、队列(queue) 堆栈存储 先进后出(FILO)/后进先出(LIFO)； 向下生成和向上生成； 实栈顶SS、堆栈指针S

3、P；,2019/10/21,4,/54,堆栈的生成方式,2019/10/21,5,/54,堆栈建立与操作示例,堆栈段起始地址,栈底及 初始栈顶,（a）向下生成堆栈的建立及初始化,（b） 入栈操作（实栈顶）,（c） 出栈操作（实栈顶）,6/42,2019/10/21,6,/54,5.2.1静态RAM的六管基本存储单元,集成度低，但速度快，价格高，常用做Cache。,T1和T2组成一个双稳态触发器，用于保存数据。T3和T4为负载管。 如A点为数据D，则B点为数据/D。,行选择线有效（高电 平）时，A 、B处的数据信息通过门控管T5和T6送至C、D点。,行选择线,列选择线,列选择线有效（高电 平）时

4、，C 、D处的数据信息通过门控管T7和T8送至芯片的数据引脚I/O。,2019/10/21,7,/54,动态RAM的单管基本存储单元,集成度高，但速度较慢，价格低，一般用作主存。,电容上存有电荷时，表示存储数据A为逻辑1； 行选择线有效时，数据通过T1送至B处； 列选择线有效时，数据通过T2送至芯片的数据引脚I/O； 为防止存储电容C放电导致数据丢失，必须定时进行刷新； 动态刷新时行选择线有效，而列选择线无效。（刷新是逐行进行的。）,刷新放大器,2019/10/21,8,/54,RAM芯片的组成与结构（一）,该RAM芯片外部共有地址线 L 根，数据线 N 根； 该类芯片内部采用单译码（字译码）

5、方式，基本存储单元排列成M*N的长方矩阵，且有M=2L的关系成立；,存储芯片容量标为“M*N”（bit）,2019/10/21,9,/54,RAM芯片的组成与结构（二）,该RAM芯片外部共有地址线 2n 根，数据线 1 根； 该类芯片内部一般采用双译码（复合译码、重合选择）方式，基本存储单元排列成N*N 的正方矩阵，且有M =22n =N2 的关系成立；,存储芯片容量标为“M*1”（bit）,2019/10/21,10,/54,静态RAM芯片的引脚特性,从三总线的角度看：,1. 地址线数目A、数据线数目D与芯片容量（MN）直接相关：,2A=M,D=N,2. 控制信号应包括：片选信号和读/写信号

6、,所以，6264容量： 21388K8,可见6264为RAM芯片,7,11/42,2019/10/21,11,/54,产品出厂时存的全是1，用户可一次性写入，即把某些1改为0。但只能一次编程。,存储单元多采用熔丝低熔点金属或多晶硅。写入时设法在熔丝上通入较大的电流将熔丝烧断。,编程时VCC和字线电压提高,可编程只读存储器PROM,2019/10/21,12,/54,紫外线可擦除ROM (UVEPROM),擦除：用紫外线或X射线擦除。需2030分钟。,缺点：需要两个MOS管；编程电压偏高；P沟道管的开关速度低。,浮栅上电荷可长期保存在125环境温度下，70%的电荷能保存10年以上。,2019/1

7、0/21,13,/54,写入（写0）,擦除（写1）,读出,特点：擦除和写入均利用隧道效应。 浮栅与漏区间的氧化物层极薄（20纳米以下），称为隧道区。当隧道区电场大于107V/cm时隧道区双向导通。,电可擦除的ROM(EEPROM),2019/10/21,14,/54,快闪存储器(Flash Memory),（1）写入利用雪崩注入法。源极接地；漏极接6V；控制栅12V脉冲，宽10 s。,（2）擦除用隧道效应。控制栅接地；源极接12V脉冲，宽为100ms。因为片内所有叠栅管的源极都连在一起，所以一个脉冲就可擦除全部单元。,（3）读出：源极接地，字线为5V逻辑高电平。,2019/10/21,15,/

8、54,半导体存储芯片的主要技术指标,存储容量 存取速度 功耗 可靠性 工作电源电压、工作温度范围、可编程存储器的编程次数、成本,注意存储器的容量以字节（B）为单位，而存储芯片的容量以位（b）为单位。,即存取时间，以ns为单位，也可用存取时间Ta、存取周期Tm和存储器带宽Bm等表示。,可用平均故障间隔时间来衡量,以mW/芯片或W/单元为单位,2019/10/21,16,/54,存储容量单位,1 kilobyte KB = 1000 (103) Byte 1 megabyte MB = 1 000 000 (106) Byte 1 gigabyte GB = 1 000 000 000 (109)

9、 Byte 1 terabyte TB = 1 000 000 000 000 (1012) Byte 1 petabyte PB = 1 000 000 000 000 000 (1015) Byte 1 exabyte EB = 1 000 000 000 000 000 000 (1018) Byte 1 zettabyte ZB = 1 000 000 000 000 000 000 000 (1021) Byte 1 yottabyte YB = 1 000 000 000 000 000 000 000 000 (1024) Byte 1 nonabyte NB = 1 000 0

10、00 000 000 000 000 000 000 000 (1027) Byte 1 doggabyte DB = 1 000 000 000 000 000 000 000 000 000 000 (1030) Byte,23.32=10,210,220,230,2019/10/21,17,/54,存储器是计算机的核心部件之一。如何以合理的价格搭建出容量和速度都满足要求的存储系统，始终是计算机体系结构设计中的关键问题之一。 现代计算机系统通常把不同容量、不同速度的存储设备按一定的体系结构组织起来，以解决存储容量、存取速度和价格之间的矛盾。,存储器结构,5.3 存储器分层结构,设计目标 整

11、个存储系统速度接近M1而价格和容量接近Mn 二. 操作策略 映像规则：用于确定一个新的块（页）被调入本级存储器时应放在什么位置上。 查找规则：用于确定需要的块（页）是否存在本级存储器中以及如何查找。 替换规则：用于确定本级存储器不命中且已满时应替换哪一块（页）。 写规则：用于确定写数据时应进行的操作。,2019/10/21,19,/54,分段与分页技术,分段 存储器的分段管理； 由多个寄存器表示访问的实际地址； 逻辑地址（段基址：段内偏移）物理地址； 分页 虚拟存储器的分页管理； 页号与页内地址结合表示访问的实际地址； 逻辑地址（页基址：页内偏移）物理地址；,2019/10/21,20,/54

12、,存储器的地址映射,地址映射也叫地址重定位，指将用户程序中的逻辑地址，转换为运行时机器可直接寻址的物理地址。,有效地址、虚拟地址,分页技术 页是信息的物理单位，与源程序的逻辑结构无关； 页长由系统确定，大小固定，用户不可见； 页面只能以页大小的整倍数地址开始，页一般不能共享； 分段技术 段是信息的逻辑单位，由源程序的逻辑结构所决定； 段长由用户确定（用户可见），大小不固定； 段可从任意地址开始，段内连续编址，段间不一定连续；,2019/10/21,21,/54,虚拟地址 物理地址,MMU 地址映射表,程序空间、逻辑地址空间,实存空间、硬件地址空间,分页,映射,分页技术： 页的大小固定； 虚拟地

13、址到物理地址；,分段技术： 段的大小可变； 逻辑地址到物理地址；,现代计算机的四级存储结构： 寄存器 Cache 主存 辅存,其中：cache-主存结构解决高速度与低成本的矛盾； 主存-辅存结构利用虚拟存储器解决大容量与低成本的矛盾；,2019/10/21,24,/54,现代计算机中的多级存储器体系结构,寄存器组 特点：读写速度快但数量较少；其数量、长度以及使用方法会影响指令集的设计。 组成：一组彼此独立的Reg，或小规模半导体存储器。 RISC：设置较多Reg，并依靠编译器来使其使用最大化。 Cache 高速小容量(几十千到几兆字节)； 借助硬件管理对程序员透明； 命中率与失效率； 主（内）

14、存 编址方式：字节编址 信息存放方式：大/小端系统、对齐方式 辅（外）存 信息以文件(file)的形式存放，按块为单位进行存取。 虚拟存储技术,2019/10/21,27,/54,Cache技术和虚拟存储器技术,相同点： 以存储器访问的局部性为基础； 采用的调度策略类似； 对用户都是透明的；,不同点： 划分的信息块的长度不同； Cache技术由硬件实现，而虚拟存储器由OS的存储管理软件辅助硬件实现；,28/42,Cache块：864字节 虚拟存储器块：512几十K个字节,2019/10/21,28,/54,cache的功效,设cache 的存取时间为tc，命中率为h，主存的存取时间为tm，则平

15、均存取时间： ta = tc h +(tc + tm)(1-h)。 【例5.1】 某微机存储器系统由一级cache 和主存组成。已知主存的存取时间为80 ns，cache 的存取时间为6 ns，cache的命中率为85%，试求该存储系统的平均存取时间。 ta =6 ns85%+86 ns(1-85%)=5.1+12.9=18 ns cache的命中率与cache 的大小、替换算法、程序特性等因素有关。 cache未命中时CPU还需要访问主存，这时反而延长了存取时间。,2019/10/21,29,/ 54,大/小端模式：多字节数据存储,2019/10/21,30,/54,对齐方式： 不同宽度数据

16、的存储方式,按整数边界对齐存储可以保证访存指令的速度,按任意边界对齐存储可以保证存储空间的利用,2019/10/21,31,/54,5.4存储器设计:存储芯片的选择,确定类型 根据不同应用场合的特点确定采用何种类型的芯片，如考虑选用SRAM还是DRAM，是否需要E2PROM、FLASH等等； 确定具体型号及数量 根据容量、价格、速度、功耗等要求确定芯片的具体型号和数量,思考：若要求扩展64K容量的内存，以下几种选择哪种最优？ 64K*1的芯片数量N(64K*8)/(64K*1) 1*8片; 8K*8的芯片数量N (64K*8)/(8K*8) 8*1片； 16K*4的芯片数量N (64K*8)/(16K*4) 4*2片；,显然，芯片的种类和数量应越少越好；在芯片数量相同的情况下应考虑总线的负载能力和系统连接的复杂性。,从总线负载和系统连接来看，第一种选择较好。,32/42,2019/10/21,32,/54,内（主