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1、第三章 时序逻辑2,第三章 时序逻辑,时序逻辑电路概述 锁存器和触发器 寄存器和移位寄存器 计数器 同步时序逻辑分析 同步时序逻辑设计,时序逻辑的特点 任何时刻的输出取决于 当前的输入信号 电路原来的状态 时序逻辑的应用 计数器,0,1,0,1,0000,F=X,时序逻辑电路概述,时序电路：是指电路在任何时刻产生的稳定输出信号， 不仅取决于该时刻电路的输入，而且也取 决于电路过去的输入信号。,时序电路输入,时序电路输出,内部输入,内部输出,Zi=fi(x1, x2, , xn, y1, y2, , yr), i= 1, , m 输出函数,Yi=gi(x1, x2, , xn, y1, y2,
2、, yr), i= 1, , r 控制或激励函数,第三章 时序逻辑,时序逻辑电路概述 锁存器和触发器 寄存器和移位寄存器 计数器 同步时序逻辑分析 同步时序逻辑设计,能够存储(记忆)一位二进制数的基本单元电路。由门电路构成，输出具有两个稳定的物理状态。,锁存器,锁存器,两个基本特性,稳定状态可以相互转换或翻转(象翘翘板的翻转),次态方程 锁存器的次态是它的现态和输入信号 的函数(状态方程，特征方程)，即 Q n+1=f (Q n,X ),术语说明,现态 把锁存器在翻转前的状态叫锁存器的现态， 用 Q n 表示。,次态 把锁存器翻转后的状态叫锁存器的次态， 用 Q n+1 表示。,锁存器,RS锁
3、存器,Q,锁存器,RS锁存器,Q,锁存器,基本SR锁存器,Q,锁存器,基本SR锁存器,锁存器,基本SR锁存器,Q,输出既非 0 状态，也非 1 状态。当 R 和 S 同时由 0 变 1 时，输出状态可能为 0，也可能为 1，即输出状态不定。因此，这种情况禁用。,锁存器,0 1 0 1 0 1 1 1,0 0 0 0 0 1 ,Qn+1=S+ Qn,状态方程：,约束条件:,1 1 1 1,SR锁存器状态转换图,或非门的SR锁存器,或非门组成的基本SR锁存器的状态转换表,R高电平有效置0,S高电平有效置1,SR锁存器的状态方程与约束条件是否有效？,SR锁存器应用,利用SR锁存器的记忆功能消除机械开
4、关振动引起的干扰脉冲。,（a）电路 (b) 输出电压波形,干扰 脉冲,返回,A有0就置1,B有0就置0,利用SR锁存器消除机械开关振动的影响,门控SR锁存器,1 1 0 1 0 置1,1 0 1 0 1 置0,0 保持,EN S R Q 说明,1 1 1 - - 不稳,1 0 0 保持,门控SR锁存器,门控RS锁存器波形图,0,门控D锁存器,0 1 0 1 置0,门控D锁存器功能表,1 1 1 0 置1, 0 保持,D EN Q 说明,状态方程：,Qn+1=D,次态真值表,门控D锁存器状态图,门控D锁存器波形图,D,D,Q1,Q,D,D,Q2,Q,D,CP,CP,CP,主从结构触发器,下降沿D
5、触发器,主从结构触发器,下降沿D触发器,D,D 主,Q1,Q,D,D 从,Q2,Q,D,CP,CP,CP,逻辑符号,主从结构触发器,主从结构触发器,下降沿触发D触发器波形图,CP,D,Q,主从结构触发器,波形图,1、逻辑结构,JK锁存器,2、特征方程,(无约束方程),3、功能表,K J Qn Qn+1 说 明,0 0 0 0 0 0 1 1,0 1 0 1 0 1 1 1,输出状态为1,1 0 0 0 1 0 1 0,输出状态为0,1 1 0 1 1 1 1 0,输出状态翻转,输出状态不变,Qn+1 =J,3、状态图,4、强制端,Q,Q,K,CP,J,J CP K,5、逻辑符号,JK锁存器缺陷
6、,当CP=1持续较长时，触发器将会连 续反转，我们把这时的翻转称空翻,主从JK触发器,Q,Q,R,S,1,0,R,S,1,0,K,J,CP,主,从,主从JK触发器的工作原理：,主从JK触发器,K,J,Q,Q主,CP1,0,主从JK触发器,CP0,K,J,Q,Q主,1,主从JK触发器的状态方程：,主从JK触发器波形图,设初态Q=0,（1）主从触发器的翻转是在CP由1变0时刻（CP下降沿）发生的。 （2）CP一旦变为0后，主触发器被封锁，其状态不再受J、K影响，因此不会有空翻现象。,主从JK触发器存在的问题一次翻转现象,主从JK触发器,K,J,Q主,CP1,Q,主从JK触发器存在的问题一次翻转现象
7、,主从JK触发器,K,J,Q主,CP1,Q=0,1,主从JK触发器存在的问题一次翻转现象,主从JK触发器,K,J,Q主,CP1,Q=0,1,0,0,主从JK触发器存在的问题一次翻转现象,主从JK触发器,K,J,Q主,CP1,Q=0,1,0 -1,0 -1,主从JK触发器存在的问题一次翻转现象,主从JK触发器在CP=1期间，输入干扰使得主触发器翻转一次， 在CP由1变0时刻，将主触发器错误状态传给从触发器。,主从JK触发器,K,J,Q主,CP1,Q=0,1,0 -1,1,主从JK触发器一次翻转,CP,J,K,=0,Q,用加法器构造8421BCD加法器,用加法器构造8421BCD加法器,集成边沿J
8、K触发器,集成边沿JK触发器,0,0,1,1,0,Qn,集成边沿JK触发器,CP =1 触发器处于“自锁”状态,集成边沿JK触发器,CP =1 触发器处于“自锁”状态,当CP由1变0时，解除自锁,主从JK与边沿JK波形比较,CP,J,K,=0,主从 Q,边沿 Q,负边沿JK触发器逻辑符号,主从JK触发器逻辑符号,维持阻塞D触发器,触发器工作原理：,维持阻塞D触发器,触发器工作原理：,当CP =1时,触发方式的分析：,CP =0 保持,CP =1 状态不受影响,n+1,n+1,维持阻塞D触发器,维持阻塞D触发器,CP=0、CP=1期间触发器状态不变。只有CP到来Q随D变化而改变。,维持阻塞D触发
9、器波形图,J=K=T,T触发器,触发器类型的相互演化,1. 公式法：利用触发器次态方程，联解求转换逻辑,JK次态方程:,D次态方程:,JK D、T、RS,“JK”的 特性方程：,(一) JK D,“D” 的 特性方程：,转换图,(二) JK T,“T” 的 特性方程：,(三) JK RS,D JK 、T、RS,(一) D JK,D ：,JK ：,转换图,(二) D T,T ：,(三) D RS,RS ：,(RS = 0),例1：四人抢答电路。四人参加比赛，每人一个按钮，其中最先按下按钮者，相应的指示灯亮；其他人再按按钮不起作用。,电路的核心用74LS175四D触发器。其内部包含了四个D触发器，
10、各输入、输出以字头相区别，管脚图见下页。,触发器的应用举例,47,1Q,1D,2Q,2D,GND,4Q,4D,3Q,3D,时钟,请零,USC,公用清零,公用时钟,74LS175管脚图,48,+5V,D1,D2,D3,D4,CLR,CP,CP,赛前先清零,输出为零发光管不亮,74LS175,49,D1,D2,D3,D4,CLR,CP,+5V,& 1,& 2,& 3,清零,CP,反相端都为1,1,74LS175,50,D1,D2,D3,D4,CLR,CP,CP,+5V,若有一按钮被按下，比如第一个钮。,0,0,此时其它按钮再按下，由于没有CP 不起作用。,例2 画出图中Q1、Q2 的波形，两个触发
11、器的初始状态均为0。,触发器的应用举例,52,CP,Q2 0,Q1 0,53,触发器应用,并行数据存储：在一组触发器中同时保存来自并行线的几个数据位。(寄存器) 计数：数字计数器。 分频：对周期波形进行分(减少)频。 时序脉冲产生器 控制器,1、数据输入信号的时间参数： ts：数据建立时间(D在CLK有效边沿之前提前到来的时间) th：数据保持时间(D在CLK有效边沿之后继续保持不变的时间),2、时钟信号的时间参数： twh：时钟CLK保持高电平的最小持续时间 twl：时钟CLK保持低电平的最小持续时间,时间参数,时间参数,3、触发器的翻转延迟时间： tp：时钟信号幅度50%到触发器Q端输出信
12、号幅度50%的时间间隔。,总结,锁存器与触发器器的区别 基本RS锁存器、门控RS锁存器 门控D锁存器、主从D触发器与维持阻塞D触发器器 基本JK锁存器、主从JK触发器与负边沿JK触发器 触发器的相互转化,第三章 时序逻辑,时序逻辑电路概述 锁存器和触发器 寄存器和移位寄存器 计数器 同步时序逻辑分析 同步时序逻辑设计,寄存器定义,由若干个锁存器或触发器构成的一次能并行存储多位二进制代码的时序逻辑电路。,74LS373 8D寄存器,8个门控D锁存器构成 电位端G：CLK信号(高电平有效) 数据端D：数据信号 输出控制端(三态门使能端)：低电平有效,74LS374 8D寄存器,移位寄存器定义,定义：在时钟信号控制下，将所存储的数据能够向左或向右进行移动的寄存器数据移动,数据输入,数据输出,串行输入/向右移位/串行输出,数据输出,数据输入,串行输入/向左移位/串行输出,移位寄存器的基本数据运动,数据输出,并行输入/串行输出,数据输出,串行输入/并行输出,数据输入,移位寄存器的基本数据运动,数据输出,并行输入/并行输出,循环右移,循环左移,移位寄存器的基本数据运动,寄存器7种结构类型,移位寄存器分类,右移寄存器：寄存的数据向右进行移位。 左移寄存器：寄存的数据向左进行移位。 通用寄存器：具有右移、左移、并行置
