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1、第第8章 高速章 高速CMOS逻辑电路设计逻辑电路设计 2/50 本章概要本章概要 ? 门延时的估计? 门延时的估计 ? 驱动大电容负载? 驱动大电容负载 ? 逻辑努力? 逻辑努力 3/50 8.1 门延时的估计门延时的估计任意逻辑门的延时任意逻辑门的延时 设计者的任务：选择合适的逻辑链，确定每个晶体管的 宽长比，以满足规定的延时及芯片面积要求。 设计者的任务：选择合适的逻辑链，确定每个晶体管的 宽长比，以满足规定的延时及芯片面积要求。 CFET是输出节点对地的本级电容是输出节点对地的本级电容 4/50 8.1 门延时的估计门延时的估计晶体管参数放大的影响晶体管参数放大的影响 2 (|) 2
2、n DpDDMTp IVVV 单位FET 放大m倍 mu u m GmGu DmDu SmSu WW m LL R R m CmC CmC CmC 5/50 8.1 门延时的估计门延时的估计反相器反相器 单位反相器放大单位反相器放大m倍倍 0 0 min 2 rpu fnu rL fL inu tC tCt CCC t minminminmin , pnpn if LLWW 6/50 8.1 门延时的估计门延时的估计NAND2: 单位尺寸单位尺寸 假设：假设：1.nFET和和pFET尺寸相同；尺寸相同； 2.忽略串联忽略串联FET间的寄生电容间的寄生电容 20 20 0 0 3 2 32 1
3、2 1 2 rrpuL ffnuL rNrnuL fNfnuL ttC ttC N ttC N tNtNC 7/50 8.1 门延时的估计门延时的估计NAND2: m倍单位尺寸倍单位尺寸 0 0 min 3 2 32 rrpuL ffnuL in ttC ttC CC 单位单位NAND2 （最坏情况）（最坏情况） N输入、放大输入、放大m倍 （最坏情况） 倍 （最坏情况）单位尺寸单位尺寸 m3 min 0 0 2 1 2 1 mCC C m N Nt N t C m t N t in L nu ffm L pu rrm 0 0 min 3 23 2 3 3 3 pu rrL nu ffL in
4、 ttC ttC CC 8/50 8.1 门延时的估计门延时的估计NOR2 单位单位NOR2 N输入， 放大 输入， 放大m倍倍 min 0 0 2 3 23 CC Ctt Ctt in Lnuff Lpurr 0 0 min (1) 2 1 2 pu rmrL nu fmfL in N N tNtC m N ttC m CmC 0 0 min 2 3 3 3 23 3 pu rrL nu ffL in ttC ttC CC 2输入， 放大 输入， 放大3倍倍 9/50 延迟计算统一公式延迟计算统一公式 xmxyuL DSS ttC m 0 其中：其中： x：为：为f或或r，表示，表示“下降下
5、降”和或和或“上升上升”； y：x为为f时，时，y为为n； x为为r时，时，y为为p； m: 器件放大倍数；器件放大倍数； S：驱动串的串联数目（：驱动串的串联数目（Series）；）； D：输出节点：输出节点内接内接器件数目（器件数目（Device）；）； 10/50 教材：教材：P221 10min |2 NOTmfnu ttC 8.1 门延时的估计门延时的估计逻辑链延迟逻辑链延迟 220min 3 |3 22 pu NANDmr ttC 230min 3 |4 23 nu NORmf ttC 11/50 8.1 门延时的估计门延时的估计 对一个具有对一个具有M级的逻辑链，若 每个逻辑门的
6、延时为 级的逻辑链，若 每个逻辑门的延时为ti，则整个 链的总延时为 ，则整个 链的总延时为 每部分延时取决于每部分延时取决于 门的类型： 非门、与非门、或非门等 门的类型： 非门、与非门、或非门等 门的尺寸：门的尺寸： FET尺寸的放大倍数尺寸的放大倍数 输入信号输入信号 扇出和扇入扇出和扇入 延迟与扇入延迟与扇入N的关系的关系 min () d tABn minminmin min , L C RCn C (1) ,1min ()() N d N txABn (1) ,1min ()() mN d N B txAn m 1 M di i tt 12/50 8.2 驱动大电容负载驱动大电容负
7、载反相器基本参数反相器基本参数 np pn np Pn MDD pn rf TnTp WW r LL RRR LLL VV WrW tt VV 全对称设计 1 2 13/50 8.2 驱动大电容负载驱动大电容负载反相器驱动反相器反相器驱动反相器 单位负载单位负载 驱动驱动1个反相器，且被驱动反相 器与驱动反相器的宽长比相 同，则有 个反相器，且被驱动反相 器与驱动反相器的宽长比相 同，则有 ininsinL CtSC S ttSCC 00 inLs inL CtCtt CC 00 S倍负载倍负载 被驱动反相器的宽长比是驱动反相器的宽长比的被驱动反相器的宽长比是驱动反相器的宽长比的S 倍，倍，
8、CLS倍， 为使延迟时间不变，应使驱动反 相器 倍， 为使延迟时间不变，应使驱动反 相器RS倍，倍，S倍。倍。 14/50 8.2 驱动大电容负载驱动大电容负载反相器链延时问题反相器链延时问题 问题：问题：要驱动具有大输入电容的后级门，必须增大本级驱动门的面 积，而本级驱动门面积的增大又会增加前级门的负载电容，如何解决 这个问题？ 要驱动具有大输入电容的后级门，必须增大本级驱动门的面 积，而本级驱动门面积的增大又会增加前级门的负载电容，如何解决 这个问题？ 问题问题： 如何使反相 器链的总延 时最小？ ： 如何使反相 器链的总延 时最小？ 15/50 8.2 驱动大电容驱动大电容负载优化条件负
9、载优化条件 NN 1321 第一级是标准尺寸反相器，输入电容为第一级是标准尺寸反相器，输入电容为C1，FET 电阻为电阻为 R1，FET增益参数为增益参数为1，各级单调放大，即有，各级单调放大，即有 各级按同一因子各级按同一因子S1放大，则有放大，则有 各级参数的表达通式各级参数的表达通式 112312 , NNjj SSSS N)2( 1 1 1 1 1 1 至 j S R RCSCS j j j j j j 参考反相器 16/50 8.2 驱动大电容负载驱动大电容负载优化目标优化目标 在负载电容在负载电容CL给定的条件下，如何找出给定的条件下，如何找出N、S的最优值，使信号从输 入到达负载
10、所需要的时间 的最优值，使信号从输 入到达负载所需要的时间d最短？最短？ Step1：求出：求出d与与N、S的函数关系的函数关系 Step2：求：求N、S为何值时为何值时d最小？最小？ 17/50 8.2 驱动大电容负载驱动大电容负载延时的计算延时的计算 , FET jFET j jjj NN djjjNL jj NN j jj j jj CC jR C NR CR C R R CS C S 1 1 1 1 11 1 11 1 11 近似条件：负载电容电容，即 第 个反相器的延时 级反相器链的总延时 /ln ln = N LN N L r L NSNS CCS C C CC NSNS SC R
11、C N S 11 1 1 1 11 其中 , 的取值使得负载电容 与 的关系 11 r RC时间参数参考值 代入尺寸放大关系 设门的延时等于其时间常数。设门的延时等于其时间常数。 18/50 8.2 驱动大电容负载驱动大电容负载最优值的推导最优值的推导 ln ln L C C N S 1 ln( ) d S SSS 00 19/50 8.2 驱动大电容负载驱动大电容负载优化方法优化方法 不计不计FET电容时反相器链的优化步骤电容时反相器链的优化步骤 计算最佳链长的理论值计算最佳链长的理论值 以最接近以最接近N的整数的整数N作为最佳链长的实取值作为最佳链长的实取值 计算每级的放大因子计算每级的放
12、大因子 计算反相器链的最短延时计算反相器链的最短延时 1 1 N L C C S 1 ln C C N L ln L drr C NSe C 1 20/50 8.2 驱动大电容负载驱动大电容负载计算实例计算实例 实例实例 S 若直接驱动： 反相器链驱动： 500 d t 6 2.8216.92 d t 21/50 8.2 驱动大电容负载驱动大电容负载计入计入FET电容时电容时 1 1 ,1,11 1 1,111 ()() : = jj jjF jxjFFr j R jR CCRCRCSCS CSS S 第 个反相器的延时 1 1 1 ln ln r dr ln lnln N xL jx j L
13、 SC NNNS SSC C C N S 级反相器链的总延时: 其中： 0,ln( )1 02.71 0.22.91 0.53.18 1.03.593.6 dx r xr xr xr xr SS S S S S S 令可得 超越方程， 无解析解。 超越方程， 无解析解。 22/50 8.2 驱动大电容负载驱动大电容负载优化方法优化方法 计入计入FET电容时反相器链的优化步骤电容时反相器链的优化步骤 计算，选取（理想值）计算，选取（理想值） 计算最佳链长的理论值计算最佳链长的理论值 以最接近以最接近N的整数的整数N作为最佳链长的实取值作为最佳链长的实取值 计算每级的放大因子计算每级的放大因子 计算反相器链的最短延时计算反相器链的最短延时 1 1 N L C C S dxr NNS / xr ln ln L C C N S 1 S 23/50 8.3 逻辑努力逻辑努力 组合逻辑电路设计中常遇到下列问题：组合逻辑电路设计中常遇到下列问题： 一组合逻辑用电路实现，最优的拓扑结构是什么样的？一组合逻辑用电路实现，最优的拓扑结构是什么样的？ 使用几级逻辑给出的延时最小？使用几级逻辑给出的延时最小？ 晶体管的尺寸大小多少合适？晶体管的尺寸大小多少合适？ 仿真和时序分析工具可行吗？仿真和时序分析工具可行吗？ 使用逻辑努力的概念可以解答这些问题使用逻辑努力的概念可以解答这些问题
