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1、200710,数字集成电路设计 尚佳彬,1,第二章 VLSI 特征尺寸缩小,工艺每23 年出现一代 特征尺寸缩小30（为原来的0.7 倍） 门延时减少30 （工作频率提高43） 晶体管密度翻一倍 每次翻转消耗的能量减少65（在频率提高43的情况下功耗节省50 ） 芯片尺寸每代增加14 尺寸缩小为了 （1）尺寸更小（2）速度更快（3）功耗更低（4）成本更低,200710,数字集成电路设计 尚佳彬,2,第二章 VLSI 特征尺寸缩小,200710,数字集成电路设计 尚佳彬,3,第二章 VLSI 特征尺寸缩小,200710,数字集成电路设计 尚佳彬,4,第二章 VLSI 特征尺寸缩小,200710,
2、数字集成电路设计 尚佳彬,5,第二章 VLSI 特征尺寸缩小,200710,数字集成电路设计 尚佳彬,6,第二章 VLSI 特征尺寸缩小,200710,数字集成电路设计 尚佳彬,7,第二章 VLSI 特征尺寸缩小,2.1 器件的尺寸缩小 2.2 互连线的尺寸缩小 2.3 面向高性能和低功耗的CMOS 器件尺寸缩小,200710,数字集成电路设计 尚佳彬,8,2.1 器件的尺寸缩小,W, L 缩小： VLSI 技术的基础,恒场律（全比例缩小）：理想模型，尺寸和电压按同一比例 缩小 恒压律：至今仍是最普遍的模型，仅尺寸缩小，电压保持不变 一般化：对今天最实用，尺寸和电压按不同比例缩小,200710
3、,数字集成电路设计 尚佳彬,9,2.1 器件的尺寸缩小,一、恒场律（CE 律）,（一）原理：,1所有尺寸（纵，横，垂直）均 S 2器件的（电源）电压 S 3衬底浓度 S,200710,数字集成电路设计 尚佳彬,10,2.1 器件的尺寸缩小,200710,数字集成电路设计 尚佳彬,11,2.1 器件的尺寸缩小,( 二 ) CE率所得到的结果：,1. 源漏耗尽层宽度的变化： 2. 阈值电压变化： 3. 器件工作电流的变化： 4. 电路的延迟时间 5. 功耗： 6. 其它（见表格）,200710,数字集成电路设计 尚佳彬,12,2.1 器件的尺寸缩小,200710,数字集成电路设计 尚佳彬,13,2
4、.1 器件的尺寸缩小,200710,数字集成电路设计 尚佳彬,14,2.1 器件的尺寸缩小,200710,数字集成电路设计 尚佳彬,15,2.1 器件的尺寸缩小,200710,数字集成电路设计 尚佳彬,16,2.1 器件的尺寸缩小,200710,数字集成电路设计 尚佳彬,17,2.1 器件的尺寸缩小,200710,数字集成电路设计 尚佳彬,18,2.1 器件的尺寸缩小,( 三) CE 律的优点与缺点：,优点：1. 集成密度提高了S2倍 2. 电路优值减小了S3倍 未改善: 功率密度未改善 问题: 1. 电流密度增加S倍 2. VTH小使抗干扰差, 次开启漏电流增加 3. 电源电压标准改变带来不
5、便,200710,数字集成电路设计 尚佳彬,19,2.1 器件的尺寸缩小,二、 恒压律:,（一）原理:,1. VDD保持常数 2. 所有尺寸( W,L , tOX) S 3. 衬底浓度提高S2倍,200710,数字集成电路设计 尚佳彬,20,2.1 器件的尺寸缩小,( 二 ) 恒压律的结果:,1. 源/漏结耗尽层宽度的变化: 2. 阈值电压的变化: 1 3. 器件工作电流的变化: S 4. 延时: 5. 功耗: S 6. 其它: (见表格),200710,数字集成电路设计 尚佳彬,21,2.1 器件的尺寸缩小,(三) 恒压律的优点与缺点:,优点: 1. 电源电压不变 2. 集成密度提高 S2
6、倍 3. 电路优值减小 S 倍,问题: 1. 电流密度增加 S3 倍 2. 功耗增加 S 倍 3. 功率密度增加 S3 倍 4. 沟道内电场增加 S 倍 5. 衬底浓度的增加使PN结寄生电容增加, 速度下降,200710,数字集成电路设计 尚佳彬,22,2.1 器件的尺寸缩小,三、一般化的尺寸缩小:,(一) 原理:,1. 器件尺寸缩小为 2. 电源电压为 3. 掺杂浓度为,200710,数字集成电路设计 尚佳彬,23,2.1 器件的尺寸缩小,200710,数字集成电路设计 尚佳彬,24,2.1 器件的尺寸缩小,(二) 一般化尺寸缩小（电源电压不随尺寸缩小比例降低） 时的限制因素:,1、受限于长
7、期使用的可靠性 2、受限于载流子的极限速度 3、受限于功耗,200710,数字集成电路设计 尚佳彬,25,2.1 器件的尺寸缩小,200710,数字集成电路设计 尚佳彬,26,2.2 互连线的尺寸缩小,200710,数字集成电路设计 尚佳彬,27,2.2 互连线的尺寸缩小,200710,数字集成电路设计 尚佳彬,28,2.2 互连线的尺寸缩小,200710,数字集成电路设计 尚佳彬,29,2.2 互连线的尺寸缩小,一、互连线的理想尺寸缩小,1、要区分局部互连线（SL=S1 ）、全局互连线（ SL=SC1） 以及连线长度保持不变（SL=1 ）,注意： S 1 , SC 1,200710,数字集成
8、电路设计 尚佳彬,30,2.2 互连线的尺寸缩小,200710,数字集成电路设计 尚佳彬,31,2.2 互连线的尺寸缩小,二、互连线的恒电阻尺寸缩小,互连线理想尺寸缩小存在的问题：,导线电阻迅速增加，局部连线延时不变，但全局互连线 延时每年增加50 （当S 2.15 及SC = 0.94时），而门延时则年年减小。 恒电阻尺寸缩小：导线宽度（W ）和节距（ t ）按比例缩小时，导线厚度（H）保持不变。 恒电阻尺寸缩小的影响：使性能得到改善，但使边缘和 线间电容（串扰）增加，为此引入一个附加的电容增大系数：,200710,数字集成电路设计 尚佳彬,32,2.2 互连线的尺寸缩小,200710,数字
9、集成电路设计 尚佳彬,33,2.3 面向高性能和低功耗的CMOS 器件尺寸缩小,一、根据器件尺寸，在“性能”和“可靠性”之间折中选择电源电压。,1、为改善性能（减小延时），应减小源漏电阻， 源漏 结突变， 漏端电场， 可靠性,2、为达可靠性（CHC, 即沟道热电子），器件需增加串联 电阻（ 如LDD 即轻掺杂漏区）以支持在高电压下工作, 性能 ,200710,数字集成电路设计 尚佳彬,34,2.3 面向高性能和低功耗的CMOS 器件尺寸缩小,200710,数字集成电路设计 尚佳彬,35,2.3 面向高性能和低功耗的CMOS 器件尺寸缩小,二、满足“高性能”或“低功耗”条件下，降低电源电压,（一
10、）满足高性能条件下降低电源电压应注意：,1. 保证优化速度，同时保证可靠性 2. 需要优化栅氧及器件掺杂形态 3. 应优化光刻允差,200710,数字集成电路设计 尚佳彬,36,2.3 面向高性能和低功耗的CMOS 器件尺寸缩小,（二）满足低功耗条件下降低电源电压：,1. 降低电源电压以保证低功耗 2. 速度应不比高性能情况下差1.5 倍以上，沟长和栅 氧也应随之缩小 3. 器件设计和VT选择要保证漏电流可接受,200710,数字集成电路设计 尚佳彬,37,2.3 面向高性能和低功耗的CMOS 器件尺寸缩小,200710,数字集成电路设计 尚佳彬,38,2.3 面向高性能和低功耗的CMOS 器
11、件尺寸缩小,200710,数字集成电路设计 尚佳彬,39,2.3 面向高性能和低功耗的CMOS 器件尺寸缩小,三、 在性能与功耗之间折中，应注意：,1、VT应随电源电压下降而下降, 使达到所希望的速度,VT 使 Ioff, 维持功耗,2、VT不按比例随电源电压下降而下降 为此可以：()采用多种VT ()调整衬底或阱偏压 ()改善次开启特性 ()采用SOI,3短沟效应（SCE）: 当L时，VT , 维持功耗 功率密度,200710,数字集成电路设计 尚佳彬,40,2.3 面向高性能和低功耗的CMOS 器件尺寸缩小,四、关键的器件工艺技术：,200710,数字集成电路设计 尚佳彬,41,2.3 面
12、向高性能和低功耗的CMOS 器件尺寸缩小,（一）深亚微米器件技术：,1. Gate Stack Dual Workfunction Low Sheet Resistance No Boron Penetration Tight Dimentional Control 2. Gate Dielectric Reduce Thickness 3. Source/Drain Shallow Extension Profile Optimization Low Sheet Resistance,4. Shallow Trench Isolation (STI) Lithograph Limited D
13、imensions Thickness Independent of Size Low Capacitance No Extended 2-D Thermal Oxidation 5. Non-uniform Channel Improve SCE Reduced Junction Capacitance,200710,数字集成电路设计 尚佳彬,42,2.3 面向高性能和低功耗的CMOS 器件尺寸缩小,( 二 ) 用于高性能的互连线技术,1. 采用分层互连线： 全局连线：保持对电阻的控制 局部连线：集成密度和低电容是关键 2. 短线应随特征尺寸一起缩小，并增加布线通道 （但功能块间的长线不能与
14、其余尺寸一样缩小） 3. 采用较好的工艺： 优良的互连材料（铜）和绝缘材料（聚合物和空气） 4. 采用中继器（Repeater） 5. 在芯片上提供去耦电容,200710,数字集成电路设计 尚佳彬,43,2.3 面向高性能和低功耗的CMOS 器件尺寸缩小,200710,数字集成电路设计 尚佳彬,44,2.3 面向高性能和低功耗的CMOS 器件尺寸缩小,200710,数字集成电路设计 尚佳彬,45,2.3 面向高性能和低功耗的CMOS 器件尺寸缩小,（三）SOI 技术,1. 优点： 减少寄生电容和衬偏效应 改善性能，降低软错，使隔离简单 2. 缺点： 成本 浮体效应 散热,200710,数字集成电路设计 尚佳彬,46,2.3 面向高性能和低功耗的CMOS 器件尺寸缩小,
