微机原理与接口技术_第2章8086系统结构3剖析

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1、07:35:59,1,微机原理与接口技术,渤海大学 尹作友,07:35:59,2,第二章 8086系统结构,8086CPU内部结构 8086CPU引脚及功能 8086CPU存储器组织 8086CPU系统配置 8086CPU时序,07:35:59,3,8086最小模式系统框图,复 习,07:35:59,4,8086最大模式系统框图,复 习,07:35:59,5,有关概念介绍,主频，外频，倍频系数 T状态 总线周期 指令周期 时序 时序图,有关概念介绍 主要内容,07:35:59,6,一、主频，外频，倍频系数,CPU是在时钟信号的控制下工作,时钟信号是一个按一定电压幅度， 一定时间间隔发出的脉冲信

2、号,CPU所有的操作都以时钟信号为基准;CPU 按严格的时间标准发出地址，控制信号;存储器、接口也按严格的时间标准送出或接受数据。这个时间标准就是由时钟信号确定。,CLK,有关概念介绍 主频，外频，倍频,07:35:59,7,CPU的主频或内频指CPU的内部工作频率。 主频是表示CPU工作速度的重要指标， 在 CPU其它性能指标相同时, 主频越高, CPU 的速度越快 CPU的外频或系统频率指CPU的外部总线频率。 倍频系数指CPU主频和外频的相对比例系数。 8088/8086/80286/80386的主频和外频值相同;,有关概念介绍 主频，外频，倍频,有关概念介绍 主频，外频，倍频,07:3

3、5:59,8,从80486DX2开始，CPU的主频和外频不再相同，将外频按一定的比例倍频后得到CPU的主频，即： CPU主频 = 外频 倍频系数 PC机各子系统时钟(存储系统，显示系统，总线等)是由系统频率按照一定的比例分频得到。,有关概念介绍 主频，外频，倍频,有关概念介绍 主频，外频，倍频,07:35:59,9,内频,外频,倍频系数5.5,07:35:59,10,外频性能指标 8088CPU 频率f ：1秒内的脉冲个数 4.77MHz 周期 T = 1/ f 210ns 占空比：高电平在一个周期中的比例 1: 3,有关概念介绍 主频，外频，倍频,有关概念介绍 主频，外频，倍频,07:35:

4、59,11,相邻两个脉冲之间的时间间隔，称为一个时钟周期，又称 T状态（T周期）。,二、T状态,每个T状态包括：下降沿、低电平、上升沿、高电平,CLK,T,有关概念介绍 T状态,07:35:59,12,CPU通过总线完成与存储器、I/O端口之间的操作，这些操作统称为总线操作。,三、总线周期,有关概念介绍 总线周期,07:35:59,13,执行一个总线操作所需要的时间称为总线周期。,有关概念介绍 总线周期,07:35:59,14,一个基本的总线周期通常包含 4 个T状态， 按时间的先后顺序分别称为T1、T2、T3、T4,有关概念介绍 总线周期,07:35:59,15,执行一条指令所需要的时间称为

5、指令周期。 执行一条指令的时间: 取指令、执行指令、取操作数、存放结果所需时间的总和。 用所需的时钟周期数表示。,四、指令周期,有关概念介绍 指令周期,07:35:59,16,例1 执行ADD BX , AX 包含: （1)取指令存储器读周期 （2) 取 ( DS:BX )内存单元操作数存储器读周期 （ 3) 存放结果到 ( DS:BX )内存单元 存储器写周期, 执行指令的过程中，需从存储器或I/O端口读取或存放数据，故一个指令周期通常包含若干个总线周期。,有关概念介绍 指令周期,为实现某个操作，芯片上的引脚信号在时钟信号的统一控制下，按一定的时间顺序发出有效信号，这个时间顺序就是时序。,五

6、、时序,07:35:59,17,描述某一操作过程中，芯片/总线上有关引脚信号随时间发生变化的关系图，即时序图。,六、时序图,时间,有 关 引 脚 信 号,T1,T2,T3,T4,A19A0,D7D0,ALE,CLK,MEMR,例 IBM PC/XT 总线上存储器读周期时序,有关概念介绍 时序图,07:35:59,18,时序图以时钟脉冲信号作为横坐标轴，表示时间顺序； 纵轴上是有关操作的引脚信号随时间发生变化的情况, 时序图中左边出现的事件发生在右边之前。,有关概念介绍 时序图,07:35:59,19,学习时序的目的: 加深对指令执行过程及计算机工作原理的了解。 设计接口时，需考虑各引脚信号在时

7、序上的配合。,有关概念介绍 时序图,07:35:59,20,2-5 8086CPU时序,概述 系统的复位和启动 最小模式下的总线操作 最小模式下的总线保持,主 要 内 容,第二章 8086系统结构 8086CPU时序,07:35:59,21,概述,概述,概念：,计算机工作过程：在时钟脉冲CLK统一控制下的指令执行过程。 8086的时钟频率为5MHz，时钟周期或T状态为200s。,指令周期（Instruction Cycle）： 执行一条指令所需的时间称为指令周期。不同指令的指令周期的长短是不同的一个指令周期由几个总线周期组成。,第二章 8086系统结构 8086CPU时序,07:35:59,2

8、2,注意：,在80868088CPU中，每个总线周期至少包含4个时钟周期(T1T4)，一般情况下，在总线周期的T1状态传送地址，T2T4状态传送数据。,第二章 8086系统结构 8086CPU时序,概述,总线周期（Bus Cycle）： BIU完成一次访问存储器或I/O端口操作所需要的时间，称作一个总线周期。一个总线周期由几个T状态组成。 时钟周期(Clock Cycle)：CPU的时钟频率的倒数，也称T状态。,07:35:59,23,系统的复位与启动,复位信号：通过RESET引脚上的触发信号来引起8086系统复位和启动，RESET至少维持4个时钟周期的高电平。,复位操作：当RESET信导变成

9、高电平时，80868088CPU结束现行操作，各个内部寄存器复位成初值。,第二章 8086系统结构 8086CPU时序,系统的复位与启动,07:35:59,24,复位后程序执行：代码段寄存器CS=FFFFH，指令指针IP=0，从内存的FFFF0H处开始执行指令。在FFFF0处存放了一条无条件转移指令，转移到系统引导程序的入口处，这样系统启动后就自动进入系统程序。 可屏蔽中断被屏蔽：标志寄存器被清0，程序中要用指令STI来设置中断允许标志。,第二章 8086系统结构 8086CPU时序,系统的复位与启动,07:35:59,25,第二章 8086系统结构 8086CPU时序,系统的复位与启动,07

10、:35:59,26,系统的复位与启动(动画演示),第二章 8086系统结构 8086CPU时序,07:35:59,27,最小模式下的总线操作,(1)读总线周期（动画）,第二章 8086系统结构 8086CPU时序,最小模式下的总线操作,07:35:59,28,读总线周期,一个最基本的读总线周期包含4个T状态，即T1、T2、T3、T4，在存储器和外设速度较慢时，在T3后可插入1个或几个等待状态Tw。,第二章 8086系统结构 8086CPU时序,最小模式下的总线操作,07:35:59,29,T1状态： M/IO信号在T1状态有效，指出CPU是从内存还是从I/O端口读取数据。M/IO信号的有效电平

11、一直保持到总线周期结束的T4状态。 T1状态开始，20位地址信号通过多路复用总线输出，指出要读取的存储器或I/O瑞口的地址。高4位地址从A19/S6-A16/S3地址状态线送出，低16位从AD15-AD0地址数据线送出。 ALE引脚上输出一个正脉冲作地址锁存信号。在T1状态结束时，M/IO信号，地址信号均已有效，ALE的下降沿用作锁存器8282的选通信号，使地址锁存。,第二章 8086系统结构 8086CPU时序,最小模式下的总线操作,07:35:59,30,第二章 8086系统结构 8086CPU时序,最小模式下的总线操作,BHE信号有效，作为奇地址存储体的选体信号，配合地址信号可实现存储单

12、元的寻址，它表示高8位数据线上的数据有效。 系统中若接有数据总线收发器8286时，在T1状态，DT/R端输出低电平，表示本总线周期为读周期，用DT/R去控制8286接收数据。 T2状态： 地址信号消失，A19/S6-A16/S3引脚上输出状态信息S6- S3，指出当前正在使用的段寄存器及中断允许情况。 低位地址线AD15-AD0进入高阻状态，为读取数据作准备。,07:35:59,31,BHE/S7变成高电平，输出状态信息S7，S7在设计中未赋于实际意义。 RD信号有效，送到所有的存储器和I/O端口，但只选通地址有效的存储单元和I/O端口，使之能读出数据。 若系统中接有8286，DEN信号在T2

13、状态有效，作为8286的选通信号，使数据通过8286传送。,第二章 8086系统结构 8086CPU时序,最小模式下的总线操作,07:35:59,32,T3状态： T3状态一开始，CPU采样READY信号，若此信号为低电平表示系统中所连接的存储器或外设工作速度较慢，数据没有准备好，要求CPU在T3和T4状态之间再插入一个TW状态。READY是通过时钟发生器8284传递给CPU的。 当READY信号有效时，CPU读取数据。在DEN0、DT/R0的控制下，内存单元或I/O端门的数据通过数据收发器8286送到数据总线AD15-AD0上。CPU在T3周期结束时，读取数据。S3S4指出了当前访问哪个段寄

14、存器，若S3S410，表示访问CS段，读取的是指令，CPU将它送入指令队列中等待执行，否则读取的是数据，送入ALU进行运算。,第二章 8086系统结构 8086CPU时序,最小模式下的总线操作,07:35:59,33,Tw状态： CPU在每个TW状态的前沿对READY信号采样，若为低电平继续插入TW状态。当在TW状态采样到READY信号为高电平时，在当前TW状态执行完，进入T4状态，在最后一个TW状态，数据肯定已出现在数据总线上，此时TW状态的动作与T3状态一样。CPU采样数据线AD15-AD0。 T4状态： CPU在T3与T4状态的交界处采样数据。然后在T4状态的后半周期，数据从数据总线上撤

15、除，各个控制信号和状态信号线进入无效状态，DEN无效，总线收发器不工作，一个读总线周期结束。,第二章 8086系统结构 8086CPU时序,最小模式下的总线操作,07:35:59,34,(2)写总线周期,第二章 8086系统结构 8086CPU时序,最小模式下的总线操作,07:35:59,35,T1状态： M/IO信号有效，指出CPU将数据写入内存还是I/O端口；CPU给出写入存储单元或I/O端口的20位物理地址；地址锁存信号ALE有效，选存储体信号BHE、A0有效，DT/R变高平，表示本总线周期为写周期。 T2状态： 地址撤消，S6- S3状态信号输出；数据从CPU送到数据总线AD15-AD0，WR写信号有效；DEN信号有效，作为数据总线收发器8286的选通信号。,第二章 8086系统结构 8086CPU时序,最小模式下的总线操作,07:35:59,36,T3状态： CPU采样READY线，若READY信号无效，插入一个到几个TW状态，直到READY信号有效存储器或I/O设备从数据总线上取走数据 。 T4状态： 从数据总线上撤消数据，各控制信号和状态信号线变成无效；DEN信号变成高电平，总线收发器不工作 。,第二章 8086系统结构 8086CPU时序,最小模式下的总线操作,07:35:59,37,几点不同之处（写总线周期与读总线周期）： 在