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1、1,第6章 输入输出和中断技术,2,一、输入输出系统,输入输出系统： 计算机系统中除CPU和内存储器之外的部分,I/O系统,输入输出设备 输入输出接口 输入输出软件,6.1 输入输出系统概述,3,6.1.1 I/O系统的特点,复杂性 输入输出设备、处理器、操作系统的复杂性 异步性 工作速度和时序不一致 实时性 控制的时效性 与设备无关性 接口的标准化,4,I/O端口,CPU,数据,状态,控制,外设,I/O接口,DB,5,I/O系统中的接口和端口,接口1,接口2,接口N,端口1,端口2,端口m,端口1,端口1,端口2,端口2,端口m,端口m,端口编址,端口地址=芯片地址（高位地址）+片内地址,6
2、,6.1.3、I/O端口的编址方式,编址方式： 与内存统一编址 独立编址,7,1. 端口与内存的统一编址,特点： 指令及控制信号统一； 内存地址资源减少,内存 地址 960KB,I/O地址 64KB,00000H,F0000H,FFFFFH,8,2. 端口的独立编址,特点： 内存地址资源充分利用 能够应用于端口的指令 较少,内存 地址,I/O 地址,00000H,FFFFFH,FFFFH,0000H,9,8088/8086的I/O端口编址,采用I/O独立编址方式(但地址线与存储器共用) 地址线上的地址信号用IO/M来区分 I/O操作只使用20根地址线中的16根：A15A0 可寻址的I/O端口数
3、为64K(65536)个 I/O地址范围为0FFFFH,10,6.1.4、I/O地址译码,目的： 确定端口的地址 寻址端口的信号： IOR、IOW A15 A0 参加译码的信号： IOR，IOW，高位地址信号,OUT指令将使总线的IOW信号有效,IN指令将使总线的IOR信号有效,11,I/O地址译码,一个接口电路中可以有多个端口，也可以只有一个端口。 对全地址译码： 当接口只有一个端口时， 16位地址线应全部参与译码，译码输出直接选择该端口； 当接口具有多个端口时，则16位地址线的高位参与译码（决定接口的基地址），低位用于寻址接口中要访问的端口。 对部分地址译码： 仅用部分地址信号参与译码 对
4、含多个端口的接口，则为部分高位地址。,I/O系统中，因地址资源丰富，多采用部分地址译码。,12,六、接口的基本构成,数据线,控制线,状态线,DB,CB,AB,数据输入寄存器 (or 三态门),数据输出寄存器 (锁存器),状态寄存器 (or 三态门),命令寄存器,译码 电路,控制 逻辑,13,6.2.1接口的基本构成,数据输入/输出寄存器 暂存输入/输出的数据 命令寄存器 存放控制命令 设定接口功能、工作参数和工作方式。 状态寄存器 保存外设当前状态，以供CPU读取。,14,七、接口的类型及特点,按传输信息的方向分类： 输入接口 输出接口 按传输信息的类型分类： 数字接口 模拟接口 按传输信息的
5、方式分类： 并行接口 串行接口,15,接口特点,输入接口： 要求对数据具有控制能力 常用三态门实现 输出接口： 要求对数据具有锁存能力 常用锁存器实现,16,6.2.2、三态门接口,高电平、低电平、高阻态 74LS244 含8个三态门的集成电路芯片 在外设具有数据保持能力时用来输入接口 74LS244应用例 教材p238,6.2 简单接口电路,17,6.2.3、锁存器接口,通常由D触发器构成； 特点： 具有对数据的锁存能力； 不具备对数据的控制能力,18,常用锁存器芯片,74LS273 8D触发器，不具备数据的控制能力 含三态的8D触发器，具有对数据的控制能力。 既可以做输入接口，也可以做输出
6、接口。,P240图,19,常用锁存器芯片,74LS374,P241图,20,6.2.4简单接口的应用举例,根据开关状态在7段数码管上显示数字或符号 设输出接口的地址为F0H 设输入接口地址为F1H 当开关的状态分别为00001111时，在7段数码管上对应显示0F,7段数码管图见教材p242,O1 I1 O2 I2 O3 I3 O4 I4 E1,K0K3,+5V,G G2A G2B C B A,1,74LS244,D0 Q0 | Q1 D7 Q2 Q3 Q4 CP Q5 Q6 Q7,a b c d e f g DP,7406,反相器,74LS273,Rx8,1,74LS138,D0D7,IOW,
7、IOR,Y0,Y1,F0H = 1111 0000 F1H = 1111 0001,&,A7A4,A3,A2,A1,A0,D0,D1,D2,D3,译码器,A8A15,A0,23,I/O接口综合应用例 程序段,FOREVER: MOV DX, 0F1H IN AL, DX TEST AL, 1 MOV AL, 3FH JZ DISP MOV AL, 06H DISP: MOV DX, 0F0H OUT DX, AL JMP FOREVER,24,无条件传送 查询式传送 中断方式传送 直接存储器存取(DMA),程序控制方式,6.3 基本输入/输出方式,25,一、无条件传送,要求外设总是处于准备好状
8、态 优点： 软件及接口硬件简单 缺点： 只适用于简单外设，适应范围较窄,26,6.3.1无条件传送例,读取开关的状态； 当开关闭合时，输出编码使发光二极管亮。,D,CP,Q,D0,D1,输出口地址38F3H,输入口地址38F0H,+5V,1,28,6.3.2、查询工作方式,仅当条件满足时才能进行数据传送； 每满足一次条件只能进行一次数据传送。 适用场合： 外设并不总是准备好 对传送速率和效率要求不高 工作条件： 外设应提供设备状态信息 接口应具备状态端口,READY?,进行一次 数据交换,读入并测试外设状态,Y,N,传送完？,Y,结 束,N,每满足一次条件只能进行一次数据传送,查询工作方式流程
9、图,超时?,READY?,与外设进 行数据交换,超时错,读入并测试外设状态,Y,N,Y,N,传送完？,防止死循环,复位计时器,N,Y,结 束,N,31,查询工作方式例,外设状态端口地址为03FBH，第5位(bit5)为状态标志（=1忙，=0准备好） 外设数据端口地址为03F8H，写入数据会使状态标志置1 ；外设把数据读走后又把它置0。 试画出其电路图，并将DATA下100B数据输出。,D5,D7-D0,A9 | A3,1,&,A15 | A10,1,3F8H,A2 A1 A0,1,3FBH,状态端口地址：0000 0011 1111 1011,数据端口地址：0000 0011 1111 100
10、0,LEA SI,DATA MOV CX,100 AGAIN : MOV DX,03FBH WAITT：IN AL,DX TEST AL,20H JNZ WAITT MOV DX,03F8H MOV AL，SI OUT DX，AL INC SI LOOP AGAIN HLT,读状态,进行一次传送,Bit5=1?,传送完否?,修改地址指针,初始化,Y,N,N,Y,结 束,控制程序,查询工作方式,优点： 软硬件比较简单 缺点： CPU效率低，数据传送的实时性差，速度较慢,34,35,6.3.3、中断控制方式,特点： 外设在需要时向CPU提出请求，CPU再去为它 服务。服务结束后或在外设不需要时，C
11、PU可 执行自己的程序。 优点： CPU效率高，实时性好，速度快。 缺点： 程序编制相对较为复杂。,36,以上三种I/O方式的共性,信息的传送均需通过CPU 软件： 外设与内存之间的数据传送是通过CPU执行程序来完成的（PIO方式）； 硬件： I/O接口和存储器的读写控制信号、地址信号都是由CPU发出的。 缺点： 程序的执行速度限定了传送的最大速度,37,6.3.4、DMA控制方式,特点： 外设直接与存储器进行数据交换 ，CPU不再担当数据传输的中介者； 总线由DMA控制器（DMAC）进行控制（CPU要放弃总线控制权），内存/外设的地址和读写控制信号均由DMAC提供。,38,DMA控制方式,D
12、MAC,外设 接口,CPU,QRD,MEM,DACK,HOLD,HLDA,BUS,控制信号,地址信号,39,DMA控制方式的工作过程,外设向DMA控制器发出“DMA传送请求”信号 DRQ； DMA控制器收到请求后，向CPU发出“总线请 求”信号HOLD； CPU在完成当前总线周期后会立即发出HLDA 信号，对HOLD信号进行响应； DMA控制器收到HLDA信号后，就开始控制总 线，并向外设发出DMA响应信号DACK。,40,DMA控制方式工作过程例,例：从外设向内存传送若干字节数据 DMAC向I/O接口发出读信号； 向地址总线上发出存储器的地址； 发出存储器写信号和AEN信号； 传送数据并自动
13、修改地址和字节计数器 判断是否需要重复传送操作; 若数据传送完，DMA控制器撤销发往CPU的HOLD信号； CPU检测到HOLD失效后，则撤销HLDA信号，并在下一时钟周期重新开始控制总线。,41,6.4 中断技术,42,掌握：,中断的基本概念 中断响应的一般过程 中断向量表及其初始化 8088/8086中断系统,43,一、中断的基本概念,中断： CPU执行程序时，由于发生了某种随机的事件(外部或内部)，引起CPU暂时中断正在运行的程序，转去执行一段特殊的服务程序(称为中断服务程序或中断处理程序)，以处理该事件，该事件处理完后又返回被中断的程序继续执行，这一过程称为中断。,44,中断源,引起C
14、PU中断的事件，发出中断请求的来源。,内部中断,外部中断,异常中断,软件中断,可屏蔽中断,非屏蔽中断,异常事件引起,中断指令引起,INTR中断,NMI中断,45,引入中断的原因,提高数据传输率； 避免了CPU不断检测外设状态的过程，提高了CPU的利用率。 实现对特殊事件的实时响应。,46,二、中断处理的一般过程,中断请求 中断源识别及中断判优 中断响应 中断处理（服务） 中断返回,47,中断请求,中断请求信号应保持到中断被处理为止； CPU响应中断后，中断请求信号应及时撤销。,NMI INTR,48,中断源识别,软件查询法 中断矢量法 由中断源提供中断类型号，CPU根据类型确定中断源。,中断源识别及确定先响应哪个中断请求（中断判优）由硬件系统完成,49,中断判优,当有多个中断源同时提出请求时，需要确定首先响应哪一个中断源。 优先级法则 低优先级的中断程序允许被高优先级的中断源所中断 排队法则 先来先响应,中断嵌套,50,中断判优方法,软件判优 顺序查询中断请求，先查询的先服务 即先查询的优先级别高 硬件判优 链式判优、并行判优（中断向量法）,菊花链逻辑电路,INTAin,IREQ,INTR,&,1,INTAout,DB,三态门,中 断 向 量 码,E,外设接口,中断确认,菊花链 逻辑电路,52,中断响应,向中
