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1、时钟缓冲器基础知识时钟是所有电子产品的基本构建块今天。用于在同步数字系统中的每个数据过渡，有一个时钟，用于控制的寄存器中。大多数系统使用晶体，频率时序发生器（ FTGS ） ，或廉价的陶瓷谐振器来产生精确的时钟同步的系统。此外，时钟缓冲器被用来创建多个副本，乘，除时钟频率，甚至移动时钟边沿向前或向后的时间。许多时钟缓冲解决方案已经创造了超过过去几年，以解决当今高速逻辑系统所需的许多挑战。其中一些挑战包括：高工作频率和输出频率，传播延迟从输入到输出，输出到输出歪斜引脚之间，周期 tocycle 和长期抖动，扩频，输出驱动强度， I / O 电压标准和冗余。因为钟表是最快的信号系统，通常最重的负载
2、下，特别考虑必须在创建时钟树时发出。在这一章中，我们列出了非 PLL 和基于 PLL 的缓冲区的基本功能，并显示这些设备如何被用来解决高速逻辑设计挑战。在当今的典型的同步设计中，通常需要多个时钟信号，以驱动各种组件。创建副本的所需数目的时钟树的构建。树开始于一个时钟源，例如振荡器或外部信号并驱动一个或多个缓冲器。缓冲器的数量通常是依赖于目标设备的数目和位置。在过去几年里，通用逻辑组件被用来作为时钟缓冲器。这些是足够的时间，但他们做一点维持时钟的信号完整性。事实上，它们实际上是一个不利的电路。随着时钟树中的速度和时序容限降低增加，传播延迟和输出歪斜变得越来越重要。在接下来的几节中，我们讨论了旧设
3、备，为什么他们却不足以应付当今的设计需求。与现代缓冲区相关的常见术语的定义如下。最后，我们解决了现代时钟缓冲器的属性具有和不具有 PLL。经常被用作时钟源的 FTG 是一种特殊类型的 PLL 时钟缓冲器。早期的缓冲器一种时钟缓冲器是一种装置，其输出波形随输入波形。输入信号传播通过该设备并重新驱动输出缓冲器。因此，这种装置具有与它们相关联的传播延迟。此外，由于通过每个输入输出路径上的设备的传播延迟之间的差异，将歪斜的输出之间存在。一类非 PLL 时钟缓冲器的一个例子是 74F244 ，可从几个制造商。这些设备已经面世多年，是适用于设计中的频率分别为 20MHz 以下。设计师时钟和风扇出来，只会令
4、到在电路卡上的多个同步设备。有了这些缓慢的频率和相关的上升时间，设计师们适当的利润，用以满足建立和保持时间的同步接口。然而，这些缓冲区是不是最佳的为今天的高速时钟要求。该 74F244 患有长传播延迟（ 3 5 ns）和长输出到输出偏斜延迟。基于非 PLL 时钟缓冲器在最近几年有所改善，并使用更先进的 I / O 设计技术来提高输出至输出偏斜。随着时钟周期越短，在时钟分配系统的不确定性或歪斜变得更加的一个因素。由于时钟用于驱动处理器和同步系统部件之间的数据传输，时钟分配系统是系统设计的一个重要组成部分。时钟分配系统的设计，不采取歪斜考虑可能会导致系统性能下降和可靠性。时钟偏差歪斜是在指定发生在
5、同一时间的两个信号的到达时间的变化。歪斜是由驱动装置和变异引起的电路板走线布局变化的电路板延时器的输出歪斜。由于时钟信号驱动系统的许多部件，并且因为所有这些组件应该正好在同一时间，以进行同步接收的时钟信号，在时钟信号的其目的地的到达的任何变化将直接影响系统的性能。歪斜通过改变时钟边沿的到来将直接影响系统的利润。因为在同步系统中的元素所需要的时钟信号，以在同一时间到达时，时钟偏差减小其内的信息，可以通过从一个装置到下一个循环时间。随着系统速度的提高，时钟偏差的总周期时间的比例越来越大。当循环次数分别为 50 纳秒，时钟歪斜很少是设计重点。即使是歪斜的周期时间 20 ，它不会引起任何问题。作为循环
6、次数下降到 15ns 少，时钟偏差，需要不断增加的设计资源的量。现在，通常情况下，这些高速系统中只能有 10 专门用于时钟偏移的时序预算的，所以很明显，它必须减少。有两种类型的时钟偏差的影响系统性能。时钟驱动器会导致固有偏差和所述印刷电路板（PCB）的布局和设计被称为外源性歪斜。外在歪斜和布局程序时钟树将在本书后面讨论。的时间，由于歪斜的变化被定义为以下等式：tSKEW_INTRINSIC =设备引起的偏移tSKEW_EXTRINSIC = PCB +布局+工作环境诱导斜t 偏斜= tSKEW_INTRINSIC + tSKEW_EXTRINSIC固有的时钟偏差是造成其本身的时钟驱动器或缓冲器
7、偏移的量。电路板布局或任何其他设计问题，除了表示对时钟驱动器数据表中的规格不引起内在的歪斜。输出偏斜输出偏斜（TSK ）也称为引脚到引脚歪斜。输出偏移是在相同的转换相同的设备上的任何两个输出端的延迟之间的差异。联合电子设备工程委员会（JEDEC ）的输出歪斜定义为与连接在一起的所有驾驶输入和输出的开关在同一方向驾驶时相同的指定负载一台设备的指定输出之间的偏差。图 2.2 和 2.3 显示一个时钟缓冲器与普通输入，通过 Co1_n CIN 驾驶输出 Co1_1 。输出的上升沿之间的最大绝对差值将被指定为输出歪斜。在今天的高性能时钟缓冲器典型的输出歪斜大约是 200 皮秒（ ps）的。输入阈值的变
8、化之后，低偏移时钟信号已分发，时钟接收器必须接受时钟输入以最小的变化。如果接收机的输入端阈值电平是不均匀的，该时钟接收器将响应于时钟信号在不同的时间产生的时钟偏差。如果一个负载装置有一个 1.2 伏的阈值和另一个负载装置具有 1.7 伏的阈值和上升沿速率为 1V/ns 的，将会有 500 ps 的歪斜所引起的在该基础上，负载装置的开关点输入信号。大多数制造商为中心的设备的输入阈值电平接近 1.5 伏的标称（ TTL ）输入设备。该输入阈值会略有不同，从生产厂家尤其是条件（如电压和温度）的变化。将 TTL 规格的输入阈值电平是保证逻辑高时，输入电压高于 2.0 伏和逻辑低时，输入电压电平低于 0
9、.8 伏。这使得一个 1.2 伏的窗口过电压和温度。用互补金属氧化物半导体（CMOS）元件轨道摆动的输入有 VCC / 2 或大约 2.5 伏，这是比 TTL 电平高得多的一个典型的输入阈值。如果阈值电平是不均匀的，时钟偏移会因为这些变化的部件之间发展。还有很多已经出现，并提供时钟，以不同的子系统时，都必须考虑 I / O 标准。表 2.1 列出下面列出的更普遍的标准随着输入阈值电压。非 PLL 的时钟驱动器有现代时钟驱动器架构的两种主要类型：缓冲型器件（非 PLL）和一个反馈型器件（PLL ） 。在缓冲式（非 PLL）时钟驱动时，输入波传播通过该装置，并“重新驱动”通过输出缓冲器。此输出信号
10、直接地跟随输入信号，并具有传播延迟（ TPD） ，取值范围是 5 纳秒到15 纳秒。这些设备从缓冲器以往不同，如在它们是专为时钟信号而设计的 74F244 。在74F244 ，有八个输入和 8 路输出。要创建一个到八个缓冲区，所有八个输入连接在一起。这会导致过量的负荷在对驱动信号的输入。一到八个时钟缓冲器只有一个输入，因此只有一个负载。输出上升和下降时间也难分伯仲，因此不利于占空比误差。他们改进的 I / O 结构，引脚到引脚歪斜保持在最低限度。该设备的输出歪斜，如果它不是数据表上列出的，可以通过减去从最大传播延迟最小传播延迟来计算。在图 2.5 所示的 10 纳秒的 tPD 时钟驱动器的延迟
11、不考虑影响的电路板布局和设计。这些类型的设备是极好的缓冲源信号，例如振荡器，其输出相位并不需要匹配输入。各种各样的基于非 PLL 缓冲器可在当今市场上，通常范围从少到 4 路输出，多则 30 。有些设备还包括可配置的 I / O 和内部寄存器来划分的输出频率。中最高性能的非今天的 PLL 基于低电压 CMOS （ LVCMOS ）时钟缓冲器可为 B9940L 。该 B9940L 是有能力的低电压时钟分配缓冲区选择的差动 LVPECL 或 LVCMOS / LVTTL的兼容的输入时钟。这两个时钟源可以用于提供一个测试时钟以及初级系统时钟。所有其他控制输入的 LVCMOS / LVTTL 的兼容。
12、十八输出 2.5V - 3.3V 或兼容，可驱动两个串联端接 50 欧姆传输线。有了这个功能， B9940L 有一个有效的扇出 1:36 。 150 ps 的，一个设备的 750 PS 装置倾斜，以及 200MHz 的高端工作频率低输出至输出歪曲，使 B9940L 嵌套时钟树中同步系统的理想时钟分配缓冲区。这些设备仍然面临设备传播延迟的问题。通过这些设备的传播延迟是大约 5 纳秒。这个延迟会引起歪斜的系统中两个参考时钟的缓冲液和缓冲液的输出需要被对齐。这些器件还具有输出波形是直接根据输入波形的缺点。如果输入波形是一个非 50 占空比的时钟，输出波形也将有一个低于理想的占空比。都在使用这种类型的
13、缓冲区中，需要近 50/50 输出系统所需的昂贵的晶体振荡器具有严格的公差。这些器件还缺少逐步调整或频率乘以它们的输出能力。相位调整允许时钟驱动器，以补偿跟踪传播延迟失配和建立和保持时间的差异，和倍频允许的高频和低频时钟从相同的共同的参考分布。昂贵的组件和费时的电路板布线技术必须被用来补偿这些缓冲式时钟驱动器设备的功能性缺点。基于 PLL 的器件已被纳入到解决所有的这些缺点。零延迟缓冲器零延迟缓冲器（ZDB ）是可以扇出的一个时钟信号为多个时钟信号与输出之间的零延迟和非常低歪斜的装置。该器件非常适合各种要求严格的输入输出时钟分配的应用程序和出倾斜。一个 ZDB 的简化框图如图 2.7 所示。一
14、个 ZDB 是建立与使用参考输入和反馈输入一个 PLL 。反馈输入由输出中的一个驱动。鉴相器调整 VCO 的输出频率，使得它的两个输入都没有相位或频率的差异。由于 PLL 控制回路包括输出和负载中的一个，它会动态地补偿负载放置在该输出。这意味着，它必须从输入零延迟，驱动该输出负载的反馈独立的输出。注意，这仅是为了通过反馈输入和所有其它输出被监视的输出有一个输入到输出的延迟是受输出负载的差异的情况。请参见“超前或滞后调节”这一主题的讨论。赛普拉斯半导体公司 CY2308 是一款双银行，通用 ZDB 提供 8 个拷贝的单一输入时钟的零延迟从输入到输出和低偏移输出之间。这种流行的缓冲区是专为在各种时
15、钟分配应用中使用，在本书中，是典型的零延迟，基于 PLL 的缓冲区将被使用。外部连接装置上的反馈路径中的能力提供了偏斜控制和开辟了一些有趣的应用程序的机会。使用外部反馈许多 ZDBS 有一个是简单地通过驱动任何输出到 FB 引脚为 ZDB 操作关闭一个开放的外部反馈路径。然而，在反馈路径可以用于其它有趣的应用。使用在反馈路径中的离散的延迟元件会产生导致的输入信号的输出。有时，设计需要一个时钟，是比较早期的输入时钟的剩余份数的一些副本。图 2.9 显示了一个电路实现，生成使用 ZDB 这种早期的时钟。另一种简单的方法来超前或滞后输出时钟是插入跟踪延迟到反馈路径。缓冲器的输出将导致输入通过反馈路径中添加微量的延迟量。这种方法提供了延迟调整精确的方法。有些设计师会嵌入一个很长的走线到板从输出引脚与反馈引脚。在每个轨迹段的两端，设计师会将垫零欧姆电阻。这允许增量附加延迟到反馈路径对齐输出到精确的相位。
