《02微型机系统与内部接口》由会员分享，可在线阅读，更多相关《02微型机系统与内部接口（32页珍藏版）》请在金锄头文库上搜索。
1、第二章 微型机系统与内部接口,程丹松计算机硬件教研室,要点,微型机接口系统构成CPU内部结构与工作原理CPU引脚信号与工作模式CPU对接口的操作时序和总线周期8086的存储器和IO组织X86接口系统架构及其发展,一、微型机接口系统构成,总线（原理课已讲 第四章）,总线定义，意义，实际上由多种总线结构：单、双、三、多数据总线：双向宽度内容：数据、状态、控制信息、命令地址总线：单向位数-内存容量控制总线：CPU发出的读、写、中断相应信号等接口发给CPU：时钟信号、中断请求、DMA请求、准备就绪等接口与外设间的信号数据信号，地址信号、控制信号不像CPU与接口那么统一规范。根据接口和外设类型不同而不同
2、,PC /XT 系统主板结构框图,486 /586 系统主板结构框图,二、 CPU内部结构与工作原理,两级流水结构；总线分时复用；存储空间分段管理；指令集丰富；寄存器组丰富。,1.内部结构图,2.BIU与EU,各自组成、各自功能、并行工作过程,BIU：CPU与外部(m I/O)接口提供总线信号完成所有总线操作功能：地址形成(逻辑物理地址)取指令(CS:IP)、指令排队读/写操作数总线控制容量：k-mEU： 负责全部指令的译码和执行向BIU提供数据和地址管理寄存器及标志,386的组成和工作原理,3.内部寄存器,通用寄存器的特殊用途和隐含性质,程序状态字（PSW）,三、CPU引脚信号与工作模式,8
3、086的引脚信号（四类引脚）地址总线:20位地址线数据总线:16位数据线控制总线:读/写/.其他:电源/时钟/.数据/地址引脚AD15AD0数据/地址复用,地址需锁存(T1,ALE)20位内存地址的低16位16位I/O地址A19A16/S6S3地址/状态20位内存地址的高4位/运行状态,控制总线BHE/S7 高8位数据允许/状态MN/MX 最小/最大模式RD 读选通WR 写选通ALE 地址锁存允许DEN 数据允许DT/R 数据发送/接收READY 准备就绪INTR 可屏蔽中断请求INTA 中断响应NMI 不可屏蔽中断请求 RESET复位,FFFF0H开始HOLD 总线保持请求HLDA 总线保持
4、响应CLK 时钟VCC ,GND +5V,信号地,8088与8086的差异8088外部8位数据总线4字节指令队列IO/M准十六位CPU8086外部16位数据总线6字节指令队列M/IO十六位CPU,8086的工作模式,小模式：在最小(MN)方式情况下，CPU用于构成一个小型的单个处理机的系统，CPU本身必须提供全部的控制信号； 大模式：通过Intel 8288总线控制器而不是直接由CPU来提供控制信号，构成一个多处理机系统。 来源：在复杂应用中，控制信号的驱动能力和控制功能不足区别：输入引脚MNMX -，有一部分引脚(即引脚2431)的功能也被重新定义，以满足多处理机系统的需要,小模式（各部件与
5、信号）,地址锁存8282,双向数据总线收发器8286,1:0:,大模式（各部件与信号）,8288的命令输出,CPU操作类型系统的复位和启动操作；暂停操作；总线操作；中断操作；最小方式下的总线保持；最大方式下的总线请求允许。系统的复位和启动操作 RESET引脚起码维持4个时钟周期的高电平，如果是初次加电引起的复位，则要求维持不小于50us的高电平。,四、 CPU对接口操作时序和总线周期,总线周期,时钟周期、指令周期、机器周期（总线周期）的关系在CPU通过总线对存储器读或写，对IO端口进行读或写的时间。一个最基本的总线周期由4个时钟周期组成，也称为4个状态，即T1状态、T2状态、T3状态和T4状态
6、。空闲周期中可以包含1或多个时钟周期。这期间，在总线高4位上，CPU仍然驱动前一个总线周期的状态信息。而且，如果前一个总线周期为写，CPU会在总线低16位上继续驱动数据信息；如果前一个为读周期，则总线低16位处于高阻状态。,(1)在T1状态，CPU往多路复用总线上发出地址信息，以指出要寻址的存储单元或外设端口的地址。(2)在T2状态，CPU从总线上撤消地址，而使总线的低16位置成高阻状态，为传输数据作准备。总线的最高4位(A19A16)用来输出本总线周期的状态信息。这些状态信息用来表示中断允许状态、当前正在使用的段寄存器名等。读总线周期：A/D总线为接收数据做准备。改变线路的方向。写总线周期：
7、 A/D总线上形成待写的数据，且保持到总线周期的结束(T4)。(3)在T3状态，多路总线的高4位继续提供状态信息，而多路总线的低16位(8088则为低8位)上出现由CPU写出的数据或者CPU从存储器或端口读入的数据。,(4)在被写入数据或者被读取数据的外设或存储器不能及时地配合CPU传送数据情况下，外设或存储器应通过READY信号线，在T3状态启动之前向CPU发出一个“数据未准备好”信号，于是CPU会在T3之后插入1个或多个附加的时钟周期Tw，Tw也叫等待状态。在Tw状态，总线上的信息情况和T3状态的信息情况一样。当指定的存储器或外设完成数据传送时，便在READY线上发出“准备好”信号，CPU
8、接收到这一信息后，会自动脱离Tw状态而进入 T4状态。(5)在T4状态，总线周期结束。,最小方式下的总线读操作,最小方式下的总线写操作,最大方式下的读操作,最大方式下的总线写操作,存储器组织奇（高）地址存贮体偶（低）地址存储体BHE与A0实现存取段式存储结构逻辑地址与物理地址转换IO组织（已讲过）,五、 8086的存储器和IO组织,六、X86接口系统架构及其发展,PC 分布式接口ISA分布式接口MCA 封闭架构-导致失败VESA / PCI / AGPMCH / ICHCPU(MCH) / ICH微处理器的支持芯片被高度集成主板总线结构、主板结构都发生很大改变,提示,微型机的基础知识请参考其他书籍网站上：,
