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1、6函数 F（A,B,C,D）= (0,2,3,4,6,7,8)+ (10,11,12,13,14,15)的最简与或表达md式为（ ）A+C +AC AB+ C+BD7如果一个二进制编码器有 6 位输出代码，则该编码器最多可以对（ ）个输入信号进行编码。8 16 32 648一个二十进制译码器，输入是 5421BCD 码，则当输出为 y9y8 y9y7 y6y5 y4y3 y2y1 y0=1000000000 时，对应的输入应是（ ） 。1001 1100 0111 10109同步计数器是指（ ）的计数器由同类型的触发器构成 可用前级的输出做后级触发器的时钟可用前级的输入做后级触发器的时钟各触发
2、器时钟连在一起，统一由系统时钟控制10用 555 定时器构成的施密特触发器，若电压控制端不外接固定电压，则其上限阈值为（ ） ，下限阈值为（ ） 。 CTCTEV32,1 CTCTEV31,2 , ,8A/D 转换器以输出二进制代码的位数表示分解度的好坏；其位数越多说明量化误差 ，转换精度 。1. 等于（36.7） 10 的 8421BCD 编码是：A. 0110110.101 B. 0011110.1110 C. 00110110.0111 D. 110110.111 （ ）2. ？DACEBAFA. B. B)(C. D. （ ）)(3. 某一逻辑函数真值表确定后，下面描述该逻辑函数功能的
3、方法中，具有唯一性的是：A. 该逻辑函数的最简与或式 B. 该逻辑函数的标准与或式C. 该逻辑函数的最简或与式 D. 实现该逻辑功能的逻辑电路（ ）4. 在何种输入情况下， “与非”运算的结果是逻辑 0：A. 全部输入是 0 B. 任一输入是 0 C. 仅一输入是 0 D. 全部输入是 1 （ ）5. 一个 16 选 1 的数据选择器，其地址端（选择控制输入端）有：A. 1 个， B. 4 个， C. 8 个， D. 16 个 （ ）1硅三极管截止的条件是（ ）V BE0.7V V BE0.5V V BE0.5V V BE0.7V2下图电路是（ ）CMOS 或非门 ；CMOS 与非门；NMOS
4、 或非门 ；NMOS 与非门6. 函数 ，当变量取何值时，将不出现竞争冒险现象？CBAFA. A=B=1， B. B=C=1， C. A=1， C=0， D. A=B=0 （ ）7. 欲将一输入正弦波信号转换成相同频率的矩形波，可采用的电路是A 单稳态触发器； B 多谐振荡器； C 施密特触发器； D 边沿触发器。 （ ）8. 衡量 A/D 和 D/A 转换器性能优劣的主要指标是：A 转换精度和转换速度 B 线性度 C 功率消耗 D 分解度 （ ）9. 一个同步十进制计数器（Q 3Q2Q1Q0）用 Q3 作进位，则其周期和正脉冲宽度是A 10 个 CP 脉冲，正脉冲宽度为 1 个 CP 周期；
5、B 10 个 CP 脉冲，正脉冲宽度为 2 个 CP 周期；C 10 个 CP 脉冲，正脉冲宽度为 4 个 CP 周期；D 10 个 CP 脉冲，正脉冲宽度为 8 个 CP 周期。 （ ）10. 某二进制编码器，输入 Y7Y6Y5Y4Y3Y2Y1Y0=？时，输出三位代码 CBA=110。A 00000110 B 10000000 C 0100000 D 11000000 （ 3. CMOS 门电路中，若工作管为 NMOS 管，则负载管一定是 管。4. TTL 与非门的关门电平为 0.9V，开门电平为 1.6V，当输入低电平为 0.4V，高电平为2.4V 时，其输入低电平噪声容限 VNL 为 V
6、，输入高电平噪声容限 VNH 为 V。5. 在设计编码器时，若需要对 60 个信号进行编码，则最少需使用 位二进制代码。6. 掩膜 ROM 主要由地址译码器、 和输出电路三部分组成。7. 触发器按照逻辑功能分类，在 CP 时钟作用下，具有如图所示状态转移功能的触发器应该是 触发器。8. 在工作速度要求较高时，在同步计数器和异步计数器两者之中，应选用 计数器。9. 2k8 的 RAM 有 地址线和 I/O 线。10. 一般的 A/D 转换过程是通过 、 、 和 四个步骤来完成的。1、对于或非门，只要有一个输入为高电平，则输出就为 电平，所以对或非门的多余输入端的处理不能接 电平。2、所谓三态门，
7、其输出有 状态， 状态和 状态。3、任意两个最小项之积恒为 ，全体最小项之和恒为 。4、若 XF+ ，则有 F= ，G= 。1GX5、一个二一十进制译码器规定为输出低电平有效，则当输入 8421BCD 码为 0110 时，其输出 Y9Y8Y7Y6Y5Y4 Y3Y2Y1Y0= 。6、单稳态触发器有一个 态和一个 态。7、一个 4 位 D/A 转换器，其输出的最大电压为 0.3V，则其输出的最小电压为 。8、在 A/D 转换器中，为了正确无误地采样，则采样频率 fs 和输入信号的最高频率fimax 之间应满足的关系是 。9、1 个二输入端与非门，产生竞争冒险的原因是 ，0 1X=1/X=0/X=1
8、/X=0/ 。10、根据在 CP 控制下逻辑功能的不同，常把时钟触发器分成 五种类型。4固定 ROM 在结构上主要由地址译码器、 和输出电路三部分组成。5101 个 1 相异或，其结果为 ；101 个 1 相同或，其结果为 。6主从型 JK-FF 的一次变化问题是指在 CP=1 期间，主触发器可能且仅能而带来的问题。7欲使 JK-FF 完成 D-FF 的功能，则 J= ，K= 。8在工作速度要求较高时，在同步计数器和异步计数器两者之中，应选用 。9频率为 100HZ 的时钟脉冲，经一个 100 进制计数器分频后，其周期为 。10、欲实现如图所示输出 VO 与输入 Vi 的波形关系，可采用 级
9、电路来实现。5、施密特触发器有 个稳定状态，单稳态触发器有 个稳定状态。6、一个 8 位的 D/A 转换器，其输出的最小电压为 0.1 伏，则其输出的最大电压是伏。7、一般的 A/D 转换过程是通过 、 、 、 来完成的。8、某移位寄存器的时钟脉冲频率为 100Hz，欲将存放在该寄存器中的数右移 5 位，完成该操作所需要的时间是 秒。9、MOS 管的输入电阻很高（10 10 以上） ，输入电容很小（几个 pF） ，栅极与沟道间SiO2 绝缘层很薄（ 10-2m） 。因此，COMS 反相器的输入端应设置有 电路。10、消除竞争冒险的方法有：引入封锁脉中或选通脉冲，接入滤波电容，修改 。1、CMO
10、S 门电路的输入阻抗很高，若输入端悬空，在有静电感应等情况下，在悬空端将产生不定电位，故 CMOS 门输入端不允许悬空。 （ ）2、计数器的模值是指构成计数器的触发器的个数。 （ ）4、同步 D 触发器可用作寄存器，但不能构成移位寄存器。 （ ）5、对于与非门、或非门和异或门，只要运用其中一种门电路，即可实现“与、或、非”三种基本逻辑运算。 （ ）1. 输入信号 A 的波形如图所示，分别画出 TTL 触发器输出端的波形。 （设 FF 初态为“0”） A Q1 Q2 2. 如图为组合逻辑电路的输入 A、B、C 和输出 F 的波形图，请分析出其真值表、逻辑表达式及其功能。 （8 分） A B C
11、F 4. 分析图示 74LS151（八选一）逻辑电路，写出 F1、F2 的逻辑表达式，说明电路的逻辑功能。2.请用触发器设计一个六进制加法计数器，且考虑进位输出。1、如图所示双四选一数据选择器（地址端 A、B，使能端 G，数据输入端C3C2C1C0，输出端 Y） ，请写出 F 的表达式，并说明电路的功能。 （8 分）2 （8 分）利用两个 4 位二进制加法计数器 74163 和与非门，实现 37 进制递增计数器。74163 的 CLR为同步清零， LOAD为同步置数，ENP、ENT 为计数控制（高电平有效） ，RCO 为进位输出， CLK 为时钟输入，D、C 、B、A 为置数输入，QD 为状态
12、输出的高位。3 （12 分）设计一个如下图所示功能的同步时序电路，输入为 X，输出为 Y，用 JK触发器完成，要求列出（1）真值表（触发器排列次序为 Q1Q0） ；（2）状态方程；（ 3）驱动方程输入 X/输出 Y，状态 S0:00、 S1:01、 S2:11 S0 S1 S2 1/0 1/1 1/0 0/0 0/0 0/0 2 （8 分）已知有一 T 触发器及若干二输入端与非门，请将 T 触发器改成 JK 触发器，要求1）列出变换公式2）画出电路图2分析图示电路，分别写出输出 B2、B 1、B 0 的逻辑表达式，说明电路的功能。3分析图未 JK-FF 及 8 选 1 数据选择器组成的逻辑电路，已知 CP 的周期为 1mS，试分别画出 Q2、Q 1、Q 0 及 Z 的输出波形，并说明输出 Z 的周期。CPRdQ0Q1Q2Z
