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1、 摘要：在现代高速数字电路设计中，信号完整性和电磁兼容性是设计中非常重要的问题。只有很好地控制串扰、地弹、振铃、阻抗匹配、退耦等电磁兼容因素，才能设计出成功的电路。模拟电路原理在高速数字电路设计的分析和应用中发挥着很大的作用。此处较详细地解释了高速数字电路设计中上述电磁兼容问题的产生原因以及解决方法，最后给出了一个实际设计的仿真实例来说明以上现象。关键词：高速数字电路；信号完整性；电磁兼容性；EDA 仿真引言：纵观电子行业的发展，1992 年只有 40的电子系统工作在 30 MHz 以上，而且器件多使用 DIP、PLCC 等体积大、引脚少的封装形式；到 1994 年，已有 50的设计达到了 5
2、0 MHz 的频率，采用 PGA、QFP、RGA 等封装的器件越来越多；1996 年之后，高速设计在整个电子设计领域所占的比例越来越大，100 MHz 以上的系统已随处可见，采用CS(线焊芯片级 BGA)、FG(线焊脚距密集化 BGA)、FF(倒装芯片小间距 BGA)、BF(倒装芯片 BGA)、BG(标准 BGA)等各种 BGA 封装的器件大量涌现，这些体积小、引脚数已达数百甚至上千的封装形式已越来越多地应用到各类高速、超高速电子系统中。从 IC 芯片的发展及封装形式来看，芯片体积越来越小、引脚数越来越多；同时，由于近年来 IC 工艺的发展，使得其速度也越来越高。这就带来了一个问题，即电子设计
3、的体积减小导致电路的布局布线密度变大，而同时信号的频率还在提高，从而使得如何处理高速信号问题成为一个设计能否成功的关键因素。随着电子系统中逻辑复杂度和时钟频率的迅速提高，信号边沿不断变陡，印刷电路板的线迹互连和板层特性对系统电气性能的影响也越发重要。对于低频设计，线迹互连和板层的影响可以不考虑，但当频率超过 50 MHz 时，互连关系必须考虑，而在评定系统性能时还必须考虑印刷电路板板材的电参数。因此，高速系统的设计必须面对互连延迟引起的时序问题以及串扰、传输线效应等信号完整性(Signal Integrity，SI)问题。当硬件工作频率增高后，每一根布线网络上的传输线都可能成为发射天线，对其他
4、电子设备产生电磁辐射或与其他设备相互干扰，从而使硬件时序逻辑产生混乱。电磁兼容性(Electromagnetic Compatibility，EMC)的标准提出了解决硬件实际布线网络可能产生的电磁辐射干扰以及本身抵抗外部电磁干扰的基本要求。1高速数字信号的基本要求：高速不是就频率的高低来说的，而是由信号的边沿速度决定的，一般认为上升时间小于 4 倍信号传输延迟时可视为高速信号。即使在工作频率不高的系统中，也会出现信号完整性的问题。这是由于随着集成电路工艺的提高，所用器件 IO 端口的信号边沿比以前更陡更快，因此在工作时钟不高的情况下也属与高速器件。11 信号完整性 信号完整性是指信号在信号线上
5、的质量，即信号在电路中能以正确的时序和电压电平作出响应的能力，信号具有良好的信号完整性是指在需要的时候具有所必需达到的电压电平数值。差的信号完整性不是由某一单一因素导致的，而是板级设计中多种因素共同引起的。信号完整性问题体现在很多方面，主要包括延迟、反射、串扰、过冲、振荡、地弹等。延迟(Delay)：延迟是指信号在 PCB 板的传输线上以有限的速度传输，信号从发送端发出到达接收端，其间存在一个传输延迟。信号延迟会对系统的时序产生影响；传输延迟主要取决于导线的长度和导线周围介质的介电常数。在高速数字系统中，信号传输线长度是影响时钟脉冲相位差的最直接因素，时钟脉冲相位差是指同时产生的两个时钟信号到
6、达接收端的时间不同步。时钟脉冲相位差降低了信号沿到达的可预测性，如果时钟脉冲相位差太大，会在接收端产生错误的信号。反射(Reflection)：反射就是信号在信号线上的回波。当信号延迟时间远大于信号跳变时间时，信号线必须当作传输线。当传输线的特性阻抗与负载阻抗不匹配时，信号功率( 电压或电流 )的一部分传输到线上并到达负载处，但是有一部分被反射了。若负载阻抗小于原阻抗，反射为负；反之，反射为正。布线的几何形状、不正确的线端接、经过连接器的传输及电源平面不连续等因素的变化均会导致此类反射。串扰(Crosstalk)：串扰是两条信号线之间的耦合、信号线之间的互感和互容引起信号线上的噪声。容性耦合引
7、发耦合电流，而感性耦合引发耦合电压。串扰噪声源于信号线网之间、信号系统和电源分布系统之间、过孔之间的电磁耦合。串绕有可能引起假时钟、间歇性数据错误等，对邻近信号的传输质量造成影响。现实中，无法完全消除串扰，但可将其控制在系统所能承受的范围之内。PCB 板层的参数、信号线间距、驱动端和接收端的电气特性、基线端接方式对串扰都有一定的影响。过冲(Overshoot)和下冲 (Undershoot)：过冲就是第一个峰值或谷值超过设定电压，对于上升沿，是指最高电压；对于下降沿，是指最低电压。下冲是指下一个谷值或峰值超过设定电压。过分的过冲能够引起保护二极管工作，导致其过早的失效。过分的下冲能够引起假的时
8、钟或数据错误(误操作) 。振荡(Ringing)和环绕振荡(Rounding)：振荡现象是反复出现的过冲和下冲。信号的振荡即是由线上过渡的电感和电容引起的振荡，属于欠阻尼状态，而环绕振荡，属于过阻尼状态。振荡和环绕振荡同反射一样也是由多种因素引起的，振荡可以通过适当的端接予以减小，但是不可能完全消除。地电平反弹噪声和回流噪声：当电路中有较大的电流涌动时会引起地电平反弹噪声，如大量芯片的输出同时开启时，将有一个较大的瞬态电流在芯片与板的电源平面流过，芯片封装与电源平面的电感和电阻会引发电源噪声，这样会在真正的地平面上产生电压波动和变化，这个噪声会影响其他元件的动作。负载电容的增大，负载电阻的减小
9、，地电感的增大，同时开关器件数目的增加均会导致地弹的增大。12 电磁兼容性在 PCB 设计中，电磁兼容性的分析也离不开布线网络本身的信号完整性，主要分析实际布线网络可能产生的电磁辐射和电磁干扰，以及电路板本身抵抗外部电磁干扰的能力，并且依据设计者的要求提出布局和布线时抑制电磁辐射和干扰的规则，作为整个 PCB 设计过程的指导原则。电磁辐射分析主要考虑 PCB 板与外部接口处的电磁辐射、PCB 板中电源层的电磁辐射以及大功率布线网络动态工作时对外的辐射问题。对于高速数字电路设计，尤其是总线上数字信号速率高于 50 MHz 时，以往采用集总参数的数学模型来分析 EMCEMI 特性显得无能为力，设计
10、者们更趋向于采用分布离散参数的 数学模型做布线网络的传输线分析(TALC)。对于多块 PCB 板通过总线连接而成的电子系统，还必须分析不同 PCB 板之间的电磁兼容性能。一方面目前布线系统传输的信号频率越来越高，信号本身的能量在趋弱，对电磁干扰更敏感；另一方面，周围的电磁环境却在不断恶化。因此，电磁兼容性的设计在 PCB 板的设计中显的非常重要。2高速数字电路设计方法:在整个的设计过程中，必须综合考虑以上所提到的问题，并加以融合才能得到正确的设计结果。以下是处理可能遇到的问题的办法。21 端接匹配由源端与负载端阻抗不匹配导致的传输线上阻抗不连续，会引起信号线上的反射，负载将一部分电压反射回源端
11、，造成电平的抬高，对器件产生破坏性的影响。同时，由于任何传输线上都存在固有的电感和电容，如果信号在传输线上来回反射，必然会产生振铃和环绕振荡现象，引起电路时序的失调。采用源端或终端的端接匹配是一个比较好的解决方法。用图 1 所示的理想传输线模型来分析与信号反射有关的重要参数。图中，理想传输线 L 被内阻为 R0 的数字信号驱动源 VS 驱动，传输线的特性阻抗为 Z0，负载阻抗为 RL。负载端阻抗与传输线阻抗不匹配会在负载端(B 点)反射一部分信号回源端(A 点)，反射电压信号的幅值由负载反射系数 L 决定：式中 L 称为负载电压反射系数，它实际上是反射电压与入射电压之比。由式(1)可见，-1L
12、+l，且当 RL=Z0 时，1=O，这时就不会发生反射。即只要根据传输线的特性阻抗进行终端匹配，就能消除反射。从原理上说，反射波的幅度可以大到入射电压的幅度，极性可正可负。当 RLZ0 时，LO，处于欠阻尼状态，反射波极性为正。 当从负载端反射回的电压到达源端时，又将再次反射回负载端，形成二次反射波，此时反射电压的幅值由源反射系数 S 决定：传输线的端接通常采用两种策略：负载端并行端接匹配、源端串行端接匹配。只要负载反射系数或源反射系数二者任一为零，反射都将被消除。并行端接在信号能量反射回源端之前在负载端消除反射，即使 1=O，消除一次反射，这样可以减小噪声、电磁干扰(EMI)及射频干扰(RF
13、I)；串行端接则是在源端消除由负载端反射回来的信号，即使 S=O 和 L=1(负载端不加任何匹配)，只是消除二次反射，在发生电平转移时，源端信号会出现持续时间为 2TD(TD 为信号源端到终端的传输延迟)的半波波形，这意味着沿传输线不能加入其他信号输入端，因为在上述 2TD 时间内会出现不正确的逻辑态。两种端接策略各有其优缺点，不过由于并行端接的匹配网络需要与电源连接，使用较为复杂；串行端接只需要在信号源端串入一个电阻，消耗功率小而且易于实现，有较大的实际工程应用价值，所以被广泛采用.22 防止地弹当 PCB 板上的众多数字信号同步进行切换时(如 CPU 的数据总线、地址总线等)，由于电源线和
14、地线上存在阻抗，会产生同步切换噪声(Sim-tl ltaneous Switch Noise，SSN)。与此同时，由于芯片封装电感的存在，在电路同步切换过程中形成的大电流涌动会引起地平面的反弹噪声(简称为地弹)，这样在真正的地平面(0 V)上就要产生电压的波动和变化，这个噪声会影响其他元器件的动作。SSN 和地弹的强度也取决于集成电路的 IO 特性、PCB 板电源层和地平面层的阻抗以及高速器件在 PCB 板上的布局和布线方式，负载电容的增大、负载电阻的减小、地电感的增大、同时开关器件数目的增加均会导致地弹的增大。在高速 PCB 电路设计中可以采取以下一些基本措施来减小 SSN 和地弹的影响：降
15、低输出翻转速度。一些新的总线驱动器件采用内嵌的电路设计，在对传输延时影响最小的前提下，降低翻转速度。采用分离的专门参考地。分离的参考地由于电流很小，地反射现象会大大减小。分离地的芯片要注意使每个地线能够有直接到地平面的最短路径。降低系统供给电源的电感。高速电路设计中要求使用单独的电源层，并让电源层和地平面尽量接近。降低芯片封装中的电源和地引脚的电感。比如增加电源地的引脚数目，减短引线长度，尽可能采用大面积铺铜。增加电源和地的互感。要让电源和地的引脚成对分布，并尽量靠近。给系统电源增加旁路电容，这些电容可以给高频的瞬变交流信号提供低电感的旁路，而变化较慢的信号仍然走系统电源回路。23 减小串扰P
16、CB 板层的参数、信号线间距、驱动端和接收端的电气特性及线端接方式对串扰都有一定的影响。 串扰电压的大小与两线的间距成反比，与两线的平行长度成正比，但不存在倍数关系。在实际高速电路中进行布线时，当布线空间较小或布线密度较大时，应慎重对待信号线之间的串扰问题，高频信号线对与其相邻的信号线的串扰可能会导致门级的误触发，这样的问题在电路调试的过程中是很难被发现并妥善解决的。随着干扰源信号频率的增加，被干扰对象上的串扰幅值也随之增加；信号的上升下降时间或边沿变化(上升沿和下降沿)对串扰的影响更大，边沿变化越快，串扰越大。由于在现代高速数字电路的设计中，具有快速上升时间的器件的应用越来越广泛，因此对于这类器件，即使其信号频率不高，在布线时
