eda课后作业

1、EDA技术 教学中心 专业 学号 姓名 成绩 第一题：填空题（每空2分，共30分）1.用EDA技术进行电子系统设计的目标是最终完成 ASIC 的设计与实现。2.目前国际上较大的PLD器件制造公司有 LATTICE莱迪思公司 和 XILINX西林 公司。3.完整的条件语句将产生组合电路，不完整的条件语句将产生时序电路。4.阻塞性赋值符号为 = ，非阻塞性赋值符号为 = 。5.可编程器件分为固定逻辑器件和可编程逻辑器件。6.随着EDA技术的不断完善与成熟， 自顶向下 的设计方法更多的被应用于Veri。

2、1. Re 2 Cl 8 2- 中，Re- Re之间的四重键是由哪几个轨道参与形成的？ 答：Re-Re四重键：1 + 2 + 1 Re 5d 4 6s 06p 0Re (dx2-y2 )0(d z2 )1(d xy )1(d xz )1(dyz )1 | | | | Re (d x2-y2 )0(d z2 )1(d xy )1(d xz )1(d yz )1 2. 目前已知的碳硼烷结构按闭合度可分为几类？各举一个例子。 答：可分为三类：笼型、巢型、网型。 笼型：n个硼原子构成多面体骨架，它们均由三角形面组成，硼原子占据着顶 点的位置，骨架多面体形如笼，故称之为笼型硼烷 笼的顶点硼原子均有一端梢 的氢原子与之键合，这种端梢的BH键向四周散开，故又称外向BH键。。

3、课后习题目录：1.嵌入式软件开发技术导论2.UML基础3.实时嵌入式软件开发技术（ROOPES）4.wince讲义1.嵌入式软件开发技术导论：1分析比较嵌入式软件开发流程与通用软件开发流程的异同。答：相同点：整个开发过程可分为总体规划、项目立项、需求分析、系统分析、系统设计、 系统实现和后续流程7个阶段。不同点：1). 需要集成软硬件开发环境2). 开发完成后需要进行固化和测试3). 软件要求更高，开发难度加大4). 采用新的任务设计方法。2嵌入式软件有哪些特点？嵌入式操作系统有哪些基本功能和扩展功能？答：特点：针对特定的实际专业领域的，。

4、第7课彩色的翅膀 基础知识点点记 一、我能把字写漂亮（看拼音，写词语）。,二、一锤定音（在带点字正确的读音后画“”）。 迎着朝阳（zho cho） 开花结果（ji ji） 扇动翅膀（shn shn） 瓜秧拖蔓（mn wn） 播种希望（zhn zhn） 傍晚时分（pn bn） 气氛沉闷（mn mn） 轮流照看（kn kn）,三、火眼金睛（辨字组词） 讯（ ） 陪（ ） 拖（ ） 撒（ ） 迅（ ） 赔（ ） 施（ ） 撤（ ） 四、补充词语。 1填写动词。 （分享）果实 （ ）婴儿 （ ）光芒 （ ）气氛 （ ）秘密 （ ）来历 2填写量词。 一（ ）瓜子 一（ ）瓜秧 一（ ）暴雨 一（ ）。

5、EDA 技术实用教程技术实用教程第 3 版 科学出版社 潘松 黄继业 目 录 第 1 章 概述 第 1 章 概述 1.1 EDA 技术及其发展 1.2 EDA 技术实现目标 1.3 硬件描述语言 VHDL 1.4 VHDL 综合 1.5 基于 VHDL 的自顶向下设计方法 1.3 EDA 技术的优势 1.3 EDA 的发展趋势 【习题】 第 2 章 EDA 设计流程及其工具 第 2 章 EDA 设计流程及其工具 2.1 设计流程 2.1.1 设计输入(原理图HDL 文本编辑) 2.1.2 综合 2.1.3 适配 2.1.4 时序仿真与功能仿真 2.1.5 编程下载 2.1.6 硬件测试 2.2 ASIC 及其设计流程 2.2.1 ASIC 设计方法 2.2.2 一般 ASIC 设计的流程。

6、第五章 课后作业,3. 在大麦中，带壳（N）对裸粒（n）、散穗（L）密穗（l）为显性。今以带壳、散穗与裸粒、密穗的纯种杂交，F1表现如何？让F1与双隐性纯合体测交，其后代为：带壳、散穗201株，裸粒、散穗18株，带壳、密穗20株，裸粒、密穗203株。 试问，这两对基因是否连锁？ 交换值是多少？ 要使F2出现纯合的裸粒散穗20株，至少应种多少株？,（1）测交比例不为1:1:1:1，因此两对基因连锁 （2）交换值（1820）/（2011820203）8.6 （3）nL配子为交换配子，所以其比例为4.3 所以F2出现裸粒散穗nnLL基因型的几率为（4.3）2 要使F2出现纯合的裸。

7、南京工程学院选选修修课课EDA 设设计计题 目 8 位十进制频率计 院 系 通信工程学院 专 业 电子信息工程 班 级 学 生 姓 名 学 号 1一设计的目的和要求设计一个八位十进制的数字频率计：（1） 、能对方波测频率；（2） 、能用数码管显示。选择芯片：EPM71258LC84_15a) 锁定引脚b) 编译 c) 下载d) 试验箱配置2设计设备及器件 Max-plus2 软件，EDA6000 试验箱 3基本原理（1） 、频率计的基本原理是用一个频率稳定度高的频率源作为基准时钟，对比测量其他信号的频率。通常情况下计算每秒内待测信号的脉冲个数，此时我们称闸门时间为 2 秒。闸。

8、D技术与VHDL语言课程大作业设计题目： 电子分频器 姓名： 李 露班级： 自动化10（2） 学号： 41003010208 目录1. 设计背景2. 设计方案2.1计数器模块2.2任意偶数分频模块 2.3任意奇数分频模块2.4设计思路3. 数字分频器模块的VHDL源程序3.1 任意偶数分频的VHDL源程序（dvf.VHD）3.2 任意奇数分频的VHDL源程序（dvf.VHD）4. 源程序总体描述5. 波形仿真图6. 总结7. 参考文献1. 设计背景EDA技术作为计算机硬件设计中的关键设计技术之一，是每一位将来希望从事涉及电子系统与集成电路设计研究领域工作的人所必须掌握的一门技术。时序逻辑电路作。

9、EDA 技术课程大作业设计题目： 组合电路设计 院 系： 电子信息与电气工程学院 学生姓名： 学 号： 2 专业班级： 2010 年 12 月 06 日组合电路设计1. 设计背景和设计方案1.1 VHDL 的结构模型VHDL 的结构模型包括五个部分 实体( Enti2ty) 、结构体(Architecture) 、配置(Configu ration) 、程序包( Package) 、库( Library ) 。前四种可分别编译,编译后放入库中, 以被上层模块调用。各模块的功能描述如下。实体 设计实体是VHDL 中的基本单元, 可以代表整个系统、一块电路板、一个芯片或一个门电路。实体说明定义了器件的端口特性和端口模式,。

10、3-3 给出一个4选1多路选择器的VHDL描述。选通控制端有四个输入：S0、S1、S2、S3。当且仅当S0=0时:Y=A；S1=0时:Y=B；S2=0时:Y=C；S3=0时:Y=D。-解：4选1多路选择器VHDL程序设计。LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL;ENTITY mux41a ISPORT( A,B,C,D : IN STD_LOGIC;S0,S1,S2,S3 : IN STD_LOGIC;Y : OUT STD_LOGIC);END ENTITY mux41a;ARCHITECTURE one OF mux41a ISSIGNAL S0_3 : STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINS0_3=S0&S1&S2&S3;y=A WHEN。

11、3-3 给出一个4选1多路选择器的VHDL描述。选通控制端有四个输入：S0、S1、S2、S3。当且仅当S0=0时:Y=A；S1=0时:Y=B；S2=0时:Y=C；S3=0时:Y=D。-解：4选1多路选择器VHDL程序设计。LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL;ENTITY mux41a ISPORT( A,B,C,D : IN STD_LOGIC;S0,S1,S2,S3 : IN STD_LOGIC;Y : OUT STD_LOGIC);END ENTITY mux41a;ARCHITECTURE one OF mux41a ISSIGNAL S0_3 : STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINS0_3=S0&S1&S2&S3;y=A WHEN。

12、3 3 给出一个4选1多路选择器的VHDL描述 选通控制端有四个输入 S0 S1 S2 S3 当且仅当S0 0时 Y A S1 0时 Y B S2 0时 Y C S3 0时 Y D 解 4选1多路选择器VHDL程序设计 LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL ENTITY mux41a IS PORT A B C D IN STD LOGIC S0 S1。

13、3-3 给出一个4选1多路选择器的VHDL描述。选通控制端有四个输入：S0、S1、S2、S3。当且仅当S0=0时:Y=A；S1=0时:Y=B；S2=0时:Y=C；S3=0时:Y=D。-解：4选1多路选择器VHDL程序设计。LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL;ENTITY mux41a ISPORT( A,B,C,D : IN STD_LOGIC;S0,S1,S2,S3 : IN STD_LOGIC;Y : OUT STD_LOGIC);END ENTITY mux41a;ARCHITECTURE one OF mux41a ISSIGNAL S0_3 : STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINS0_3=S0&S1&S2&S3;y=A WHE。

14、. . .3-3 给出一个4选1多路选择器的VHDL描述。选通控制端有四个输入：S0、S1、S2、S3。当且仅当S0=0时:Y=A；S1=0时:Y=B；S2=0时:Y=C；S3=0时:Y=D。-解：4选1多路选择器VHDL程序设计。LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL;ENTITY mux41a ISPORT( A,B,C,D : IN STD_LOGIC;S0,S1,S2,S3 : IN STD_LOGIC;Y : OUT STD_LOGIC);END ENTITY mux41a;ARCHITECTURE one OF mux41a ISSIGNAL S0_3 : STD_LOGIC_VECTOR(3 DO。

15、3-3 给出一个 4 选 1 多路选择器的 VHDL 描述。选通控制端有四个输入：S0、S1、S2、S3。当且仅当 S0=0 时:Y=A；S1=0 时:Y=B；S2=0 时:Y=C；S3=0 时:Y=D。 -解：4 选 1 多路选择器 VHDL 程序设计。LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL;ENTITY mux41a ISPORT( A,B,C,D : IN STD_LOGIC;S0,S1,S2,S3 : IN STD_LOGIC;Y : OUT STD_LOGIC);END ENTITY mux41a;ARCHITECTURE one OF mux41a ISSIGNAL S0_3 : STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINS0_3xin,y=yin, diff=a, s_out=b);u2: h_suber PORT MAP(x=a, y=sub_in, diff=diff_out,s_out=c)。

16、第 3 章 VHDL 基础 习题 3-1 如图所示 3-2 程序： IF_THEN 语句 LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; ENTITY mux21 S PORT ( s1,s0 : IN STD_LOGIC_VECTOR ; a,b,c,d : IN STD_LOGIC ; y : OUT STD_LOGIC ) ; END ENTITY mux21 ; ARCHITECTURE one OF mux21 IS BEGIN PROCESS ( s0,s1,a,b,c,d ) BEGIN IF s1=0 AND s0=0 THEN y y y y y NULL ; END CASE ; END PROCESS ; END ARCHITECTURE two ; 3-3 程序： LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; ENTITY MUXK IS PORT ( s0,s1 : IN STD_LOGIC ; a1,a2。

17、4-1画出与下例实体描述对应的原理图符号元件： ENTITY buf3s IS - 实体1： 三态缓冲器 PORT (input : IN STD_LOGIC ; - 输入端 enable : IN STD_LOGIC ; - 使能端 output : OUT STD_LOGIC ) ; - 输出端 END buf3x ; ENTITY mux21 IS -实体2： 2选1多路选择器 PORT (in0, in1, sel : IN STD_LOGIC; output : OUT STD_LOGIC);,4-2. 图4-17所示的是4选1多路选择器，试分别用IF_THEN语句和CASE语句的表达方式写出此电路的VHDL程序。 选择控制的信号s1和s0的数据类型为STD_LOGIC_VECTOR； 当s1=0，s0=0；s1=0，s0=1；s1=1，s0=0和s1=1，s0=1分。

18、4-1画出与下例实体描述对应的原理图符号元件：ENTITY buf3s IS - 实体1： 三态缓冲器PORT (input : IN STD_LOGIC ; - 输入端enable : IN STD_LOGIC ; - 使能端output : OUT STD_LOGIC ) ; - 输出端END buf3x ;ENTITY mux21 IS -实体2： 2选1多路选择器PORT (in0, in1, sel : IN STD_LOGIC; output : OUT STD_LOGIC);,4-2. 图4-17所示的是4选1多路选择器，试分别用IF_THEN语句和CASE语句的表达方式写出此电路的VHDL程序。选择控制的信号s1和s0的数据类型为STD_LOGIC_VECTOR；当s1=0，s0=0；s1=0，s0=1；s1=1。

19、v4-1画出与下例实体描述对应的原理图符号元件：vENTITY buf3s IS - 实体1： 三态缓冲器v PORT (input : IN STD_LOGIC ; - 输入端v enable : IN STD_LOGIC ; - 使能端v output : OUT STD_LOGIC ) ; - 输出端vEND buf3x ;vENTITY mux21 IS -实体2： 2选1多路选择器v PORT (in0, in1, sel : IN STD_LOGIC; v output : OUT STD_LOGIC); 4-2. 图4-17所示的是4选1多 路选择器，试分别用 IF_THEN语句和CASE语句 的表达方式写出此电路的 VHDL程序。选择控制的信号s1和s0的数 据类型为 STD_LOGIC_VECTOR；当s1=0，s0=0；s1=0， s0=1；s1=。