单击此处编辑母版文本样式,,第二级,,第三级,,第四级,,第五级,,,*,EMC theory and application,第9章 时钟电路、布线和端接,有两种基本的拓扑类型PCB内形成的传输线,,不同的逻辑族器件具有不同的源特性阻抗，如果在,PCB,板中布置了传输线，那么就必须匹配此电路逻辑族器件的源和负载阻抗,,在布线前必须确定最佳的布线宽度和布线到最近的参考平面的距离,,通常计算传输线阻抗的近似公式由于制造过程中制造公差的影响而变得不十分精确,成形后线条的顶部宽度,带宽,芯层材料,铜厚,图 蚀刻成形后的线条的宽度尺度,,影响传输线阻抗计算精度的因素,,一阶因素：线宽、线条距离参考平面的高度（介质厚度）、介电常数,,二阶因素：,,,回路长度：,传输线越长，电感值就越大,,印制线厚度：,当使用,1/2,到,1oz,铜线时，印制线厚度变化对线条阻抗的影响约为,2,Ω,/mil,,,侧壁形状,:,侧壁尺寸的变化导致线条阻抗的变化小于,1%,,,阻焊层覆盖范围：,使用标准厚度的阻焊层，可以看到线条阻抗变化的灵敏度为,3,Ω,/mil,，当确定了阻焊层后就可以通过这一数值来修正微带线的线条阻抗值,,同一个部件中混合使用的不同介质,：,如果要确定混合使用不同介质板对整个阻抗的影响，就需要用场的计算方法,,拓扑结构,微带线拓扑,对于15
微带线,带状线,,要采用差分对布线，主要有以下五个原因：,,为匹配外部平衡的差分传输线，此时与线间耦合无关,,为避免地电位反弹,,为减小,EMI,，因为磁通在紧邻的两条线上沿相反的方向传输，所以印制线上的磁通是相互抵消的，结果就减小了辐射,,为减小本地串扰,,改善,PCB,布线的效率，如果采用紧密的差分布线，需注意两点：,,,①必须计算出新的印制线宽度来补偿由于信号线相互接近而导致的差模阻抗的下降,,②一旦信号线是差分对时，就不应将它们分离,,除受到空间强烈制约的情况，首选的布线方法还是并排模式（同层耦合）,并排布线结构,,同层耦合,上下布线的带状线结构,,层间耦合,上下布线的微带线结构,,层间耦合,注意：对于“上下布线模式、微带线结构”上面的印制线宽度必须是下面印制线宽度的三倍，这主要有两个原因：,,实现两条线间磁通相互抵消的最佳情况；,,并且对于离参考平面距离不同的两条印制线，这种结构使得两者阻抗相同,,电磁波的传播速度取决于周围介质的电特性，在介质材料中传播速度会比空气或真空中低，传播速度和有效介电常数的关系为：,传输延时同样也是每单位长度线路的电容量的函数，而电容量又是介电常数、线宽和线条到参考平面间介质厚度的函数,拓扑,传播速度,微带线,1.68ns/ft(140ps/in),埋入式微带线、单带状线、双带状线,2.11ns/ft(176ps/in),表 不同拓扑结构的传播速度,因为传输线完全被包围在介质中，所以埋入式微带线、单带状线和双带状线都具有相同的传输延时，微带线形成的传输线的一半在介质中，而另一半在空气中，因此，电磁场在微带传输线中传输速度较快,传输延时和介电常数,,当电路中使用数字元件时，元件的每个输入管脚都有特定的输入电容值，实际上，多个元件的这种电容的总和就变得比较大，通常这种情况就当作容性负载。
当额外的器件连接在布线网络上时，输出容性负载同样也会降低线条的阻抗值没有负载时的传输延时定义为,t,pd,如果在传输线上有负载（包括所有负载的电容加到一起），那么传输延时为：,上式意味着信号到达负载的时间会比没有负载的晚,信号线的容性负载,,例如：假设5个CMOS元件连接在信号线上，每个元件具有10pF的输入电容（总C,d,=50pF），在环氧树脂印制板中，25mil印制线的特性阻抗Z,0,=50,Ω（t,r,=1.65ns/ft），传输线的特性电容为C,0,=35pF，此时发送信号的修正传输延时为：,此传输线的特性阻抗由于门限负载的影响而变化为：,可见，在50pF电容连接到传输线上后，阻抗从50,Ω下降为32Ω，这种低阻抗会产生一些严重的功能性问题在,PCB,上，时钟电路应位于接近地管脚（到芯片地）的位置，而不是在周围或接近,I/O,区域如果传输线连接到子板、扁平电缆或远离主,PCB,板的周边设备上时，此传输线就必须在连接处或边界处直接端接晶振必须直接安装在,PCB,上，严禁使用插座，插座会在传输线上增加额外的引线电感只有与时钟相关的印制线或频率生成电路可以放置在隔离开的时钟生成区域内，不允许有其他的线条在相邻的信号布线层“靠近或在时钟电路下面穿过”时钟电路区域。
元件布局,,如果可能，围绕整个时钟电路区域可以采用法拉第笼屏蔽体，另外应使用地线包围这个区域布线过程中布置使用时钟或周期信号的,PCB,元件时，要求这些元件都要放置在时钟电路附近，这样，时钟或周期信号就可以采用具有最小长度和过孔数量的最接近直线的布线结构任何位于,I/O,元件,5cm,以内的周期信号或时钟的电路，其信号的边沿速率都不应小于,10ns,，这是因为多数的,I/O,电路（串口、并口、音频等），与其他功能电路区域相比，速率通常都较慢在元件布局过程中，设计者需要能判断,PCB,上的印制线是否是电气长的,,如果一条传输线是电气长的，那么就要考虑信号完整性和,EMI,问题,,电气长线条的定义：一条传输线的物理长度足够长，以至于从源到负载传播的电磁波和它通过回路回到源的过程在下一个边沿转换之后还在进行,,使用,FR-4,材料时，在传输线中典型的信号传播速度为光速的,60%,，未端接的线条的最大允许长度可按下式计算，这样可确定是否需要对传输线进行端接t,r,是边沿速率，t,pd,是传播延时，l,max,是最大布线长度,线条长度的计算（电气长的印制线条）,,,通过下面的例子，可以看到如何使用特性阻抗、传播延时和容性负载来判断信号线是否需要端接,,在,5in,长微带线上使用一个,5ns,边沿速率的器件，六个负载（元件）分布在整个线条上，每个器件的输入电容为,6pF,，这个线条需要端接吗？,,几何尺寸：印制线宽度,W=0.010in,；位于参考平面上的高度,H=0.012in,；印制线厚度,T=0.002in,；介电常数,ε,r,=4.6,。
A. 计算特性阻抗和传播延时,B. 分析容性负载,计算分布电容C,d,，（总输入电容除以长度）,,计算印制线的自身电容,计算从源驱动器开始的单向路径的传播延时,C. 进行传输线分析,如果,那么在边沿转换时间内的抖动和反射都被屏蔽掉了，对于这种情况有：,上式给出的元件的边沿速率为5ns，并且传播延时为2.9ns，此时不需要端接对此例，传播延时为4.35ns，因此仍不需要端接,,布线,单端传输线,,为便于布线，有时设计者采用级链串行方式布线,此时除非相对于传播长度和信号边沿转换时间来讲负载间的距离很小，否则就需要考虑信号完整相关的因素这种布线也会影响信号质量和故障点处的,EMI,能量谱分布振荡器,缓,,冲,,器,ASIC,I/O控制器,高速缓冲存储器,R,,因此对于共用的单个驱动源的快边沿转换速率的信号，电路网络要优先于级链串行方式布线而选用射线状连线（从驱动源到多个负载同时提供多个点到点的连线）,振荡器,缓,,冲,,器,ASIC,I/O控制器,高速缓冲存储器,R,R,R,R,,如果必须使用一条电气长的信号线布线，那么这条印制线就必须适当端接,振荡器,缓,,冲,,器,ASIC,I/O控制器,高速缓冲存储器,R,R1,R2,C,GND,+,V,,信号线差分对,对于单端信号线，如果不同地电位的偏移量太大，会导致不能正常工作，所以在这种情况下，可以使用信号线差分对在两个系统间（机箱到机箱、机箱到外设）发送逻辑信号，此时，驱动器和接收器应分别采用浮地设计,+,-,+,-,+,V,+,V,Z,0,Z,0,Z,t,=2Z,0,每条印制线按独立的传输线布线,,在制造能达到的范围内匹配两条印制线的长度,,端接电阻中部到虚地的连线没有表示出,,信号线差分对的优点是降低,EMI,,使用信号线差分对的目的在理论上是能从驱动器发送两个纯净的信号到接收器，而不必考虑它们如何布线,,某些逻辑系列需要在信号差分对间保持特殊的差模阻抗,,对于多数应用的情况，差分信号线的布线并不需要严格的控制,,好的差分信号线布线设计要求在两条印制线间适当端接差模阻抗，并且这两条传输线也必须长度相等，以达到所使用的逻辑系列的时间公差在所允许的时间之内,,在不同布线层布置差分信号线会出现四个相关联的问题,,（,1,）,阻抗控制,：当线条跳层时，传输线就出现了阻抗不连续,,（,2,）,回路电流和层间跨越,：尤其对于具体的结构，由于回路电流产生的磁通相互抵消的情况并不是最佳的,,（,3,）,传播速度,：信号在微带线上传播比带状线快，因为较快的电磁波传播速度，微带线传输信号会早于带状线传输信号出现在接收器处，甚至在使用两种类型的线条同时也采用了匹配的长度时，也要超出电路允许的时间差的裕量,,（,4,）,产生共模能量,：如果接收器不是直接负载，而是通过电缆或连接板互连，此时连接条上的是容性负载，这个容性负载能在边界位置导致差模信号转换成共模，恶化,EMI,,布线层以及,PCB,板能产生,EMI,问题的三种现象,,（,1,）由于过孔和时钟线层间跨越引起镜像平面不连续，此时,RF,回路电流将由直线的,RF,回路变成弯曲路径，产生一个环形天线,,（,2,）元件输出信号的转换边沿产生的峰值浪涌电流会注入到电源和地网络（镜像平面），这样形成的浪涌电流尖峰在整个,PCB,上传播,,（,3,）如果未使用,3-W,布线原则，那么在过孔的圆形保留区会产生磁损耗。
时钟采用微带线和带状线布线的优点和缺点：,元件,3-W,,距离空间,C,d,微带线层,镜像平面,（只在印制板一侧有分布电容）,RF能量通过元件和线条辐射出来,C,d,镜像平面,C,d,镜像平面,带状线层,元件,,布线层,在哪一层布线,,紧邻信号布线使用可靠的镜像或参考平面,/,印制线在控制传输线阻抗稳定的同时减小线条长度如果使用串联方式的端接，那么就要直接将电阻连接在驱动器的管脚上，而不是在电阻和器件间使用过孔在连接电阻后，就可以布置一个到内层的过孔,,在多层板上不要在微带线层布时钟或其他敏感的线条通常,PCB,的外层都是为大的信号总线和,I/O,电路保留的，如果布置包含高量级,RF,能量的微带线会影响这些功能信号的质量当在外层布线时，由于相关参考平面的变化会引起印制线分布电容的变化，因此会影响功能并导致信号降级,,保持线条阻抗恒定并减少或消除过孔，这样印制线的辐射就不会比同轴电缆强了当使用包含电场的布线平面具有镜像平面时，传输线中的磁通会因为回路中它的镜像而相互抵消，这样会减小辐射,,用过孔进行层间跨越,为减少因为层间穿越所产生的串扰和,EMI,问题，下列的设计方法是有效的：,,（,1,）只讲时钟和强干扰线安排在同一个布线层上。
这意味着,X,方向和,Y,方向的布线都在同一个平面内,,（,2,）检验是否在紧邻的布线层具有可靠的,RF,回路，并且确保没有因为使用过孔或跳换布线平面而在连线上生成的不连续点,,如果在水平和垂直布线层间必须使用过孔来对敏感信号线、强干扰或时钟信号线布线，那么必须在“每个”信号线布线层跳层处布置地线过孔当然地线过孔总是零电位的，而地线过孔是紧邻信号从水平布线层向垂直布线层跳层所布置的过孔，因此地线过孔只有在,PCB,具有一个以上的内部零伏参考平面层时才可以使用当只有一个零伏参考平面（地）而另一个平面是具有电势的平面会发生什么？为保持稳定的,RF,电流回路，零伏（地）平面必须作为主回路，而主要的信号线必须背靠此零伏平面布线在完成层间跨越后，当线条背靠电源平面时，需要在与电源层紧邻的层上使用地线这条地线必须在两端用过孔与地平面相连而且这条地线还必须与信号线平行，两者间距在制造允许范围内尽可能小IC,IC,RF回路路径,地平面,电源平面,与电源平面不相连的跳线,接地线,注意：为确保无干扰的射频回流路径，布置的连接主接地平面的紧邻电源平面的接地线条,,当必须进行层间跳越时如何减少过孔？在设计合理的,PCB,中，首先需要布的线就是必须“人工布线”的时钟和强干扰线。
此时,PCB,设计者有很大的自由度来布防这些很少的几条线这样设计者就可以采用直线连接的方式布置跳层线条这几条线必须在紧邻元件接地管脚的过孔处进行层间跳越这个层间切换会共享此元件的接地管脚此时，接地管脚在为信号线层间跳越提供,RF,电流回路的同时还为元件提供了零伏参考Gnd,,Gnd,,CLK,元件的共地管脚跳线，以保证射频电流能跳到信号层邻近的平面层上,注意：采用跳层方式进行敏感信号线条的优化布线，采用共享接地管脚可以确保恒定的射频回流路径,,串扰,串扰描述：,,是布线中必须考虑的一个重要因素，它特指印制线间、印制线到导线间、电缆组件、元件和其他遭受电磁场干扰的电子元件间不经意地发生的电磁耦合同时钟和周期信号有关,——,主要原因,,同数据线、地址线、控制线和,I/O,线有关,,通常发生串扰需要三条以上的导线，如果使用两线系统，那么这个线对中的一条线通常具有参考电位而另一条则是差分的，这样会预防自然产生的串扰容性耦合通常是在一条印制线位于另一条上方时产生的印制线物理上相互接近会产生感性耦合在平行布置的印制线上可以观察到两种形式的串扰：前向和后向,驱动线条,被干扰线条,传输线近端观察到的反向串音,传输线远端观察到的前向串音,出现在被干扰线上的干扰信号位于干扰线的激励源处就称做后向串扰，反之在被干扰线的接收端上观察到的干扰信号称为前向串扰，通常对后向串扰考虑的比前向串扰要多，被干扰线的源和印制线间的阻抗愈大，产生的串扰就愈强,,防止串扰的设计技术,,将器件的逻辑系列按功能分类。
严格控制总线结构布局阶段减小元件间的物理距离,,减小平行布线的线长,,器件位置远离,I/O,互连线盒其他对信号恶化和耦合敏感的电路区域,,对控制阻抗的印制线或富含谐波能量的印制线进行终端处理,,避免相互平行的布线在印制线间保持足够的间距以减小感性耦合效应,,相邻布线层（微带线或带状线）要采用正交布线方式这样会预防邻近布线层间的容性耦合,,减小信号层到参考地的距离,,降低线条阻抗和驱动信号的电平,,用实心的平面结构隔离必须同向布线的布线层（典型的底板层叠分配）,,在层叠分配中将高噪声发射器（时钟、,I/O,、高速互连线等）分割或隔离在不同的布层中,,在特殊的传输线上加装具有频带限制功能的滤波器以清除源和被干扰印制线的直接耦合,,。