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1、第第5章章 集成信号发生器集成信号发生器 5.1 模拟集成函数发生器模拟集成函数发生器 5.2 直接数字频率合成技术直接数字频率合成技术 5.3 基于基于FPGA的的DDS任意波形发生器任意波形发生器9/23/202415.1 模拟集成函数发生器模拟集成函数发生器5.1.1 由集成运放构成的方波和三角波发生器由集成运放构成的方波和三角波发生器5.1.2 由由ICL8038构成的集成函数发生器构成的集成函数发生器5.1.3 由由MAX038构成的集成函数发生器构成的集成函数发生器9/23/202425.1.1 由集成运放构成的方波和三角波发生器由集成运放构成的方波和三角波发生器第一级第一级A1组
2、成迟滞电压比较器，输出电压组成迟滞电压比较器，输出电压uo1为为对称的方波信号。对称的方波信号。图图5-1-1 方波和方波和三角波发生器三角波发生器第二级第二级A2组成积分器，输出电压组成积分器，输出电压uo为三角波信号。为三角波信号。 9/23/20243 设稳压值为设稳压值为UZ，则比较器输出的高，则比较器输出的高电平为电平为+UZ，低电平为，低电平为- -UZ。工作原理工作原理由图可得由图可得A1同相端的电压为同相端的电压为9/23/20244则可求得电压比较器翻则可求得电压比较器翻转时的转时的上门限电位为上门限电位为门限宽度为门限宽度为由于此电压比较器的由于此电压比较器的 u- - =
3、 = 0，令令 u+ + = = 0下门限电位为下门限电位为 9/23/20245当当t = 0时，时，反相积分器的反相积分器的输出电压为输出电压为当当t = t1时，时，方波和三角波的方波和三角波的周期为周期为 9/23/20246方波和三角波的方波和三角波的频率为频率为改变改变UZ可改变输出电压可改变输出电压uo1、uo的幅度；的幅度；改变改变（R1/R2）的比值可的比值可改变周期或频率，同时改变周期或频率，同时影响三角波输出电压的影响三角波输出电压的幅度，但不影响方波输幅度，但不影响方波输出电压的幅度；出电压的幅度；改变改变n和和R4C1可改变频可改变频率，不影响输出电压幅率，不影响输出
4、电压幅度。度。9/23/20247图图5-1-2 方波和三方波和三角波的输出波形角波的输出波形 9/23/202481. ICL8038的性能特点和主要参数的性能特点和主要参数5.1.2 由由ICL8038构成的集成函数发生器构成的集成函数发生器ICL8038是精密波形产生与压控振荡器，是精密波形产生与压控振荡器，是一是一块单片多种信号发生器块单片多种信号发生器IC，它能，它能同时产生正弦同时产生正弦波、方波、三角波，波、方波、三角波，是一种性能价格比高的多是一种性能价格比高的多功能波形发生器功能波形发生器IC。因为因为ICL8038信号发生器是单片信号发生器是单片IC，所以制作，所以制作和调
5、试均较简单、方便，也较为实用、可靠，和调试均较简单、方便，也较为实用、可靠，人们常称其为实用信号发生器。人们常称其为实用信号发生器。9/23/20249ICL8038具有以下主要参数和主要特点具有以下主要参数和主要特点工作频率范围：工作频率范围：0.001Hz500kHz。波形失真度：不大于波形失真度：不大于0.5。同时有三种波形输出：正弦波、方波、三角波。同时有三种波形输出：正弦波、方波、三角波。单电源为单电源为+10V+30V，双电源为，双电源为5V15V。足够低的频率温漂：最大值为足够低的频率温漂：最大值为5010-6/C。改变外接改变外接R、C值，可改变输出信号频率范围。值，可改变输出
6、信号频率范围。外接电压可调制或控制输出信号频率和占空比。外接电压可调制或控制输出信号频率和占空比。使用简单，外接元件少。使用简单，外接元件少。9/23/2024102. ICL8038的内部结构和引脚排列的内部结构和引脚排列图图5-1-4 ICL8038的的 引脚排列图引脚排列图图图5-1-3 ICL8038的内部结构图的内部结构图9/23/202411ICL8038的引脚及其功能如下：的引脚及其功能如下：1脚脚SINADJ1、12脚脚SINADJ2：正弦波波形调整端。正弦波波形调整端。通常通常SINADJ1开路或接直流电压，开路或接直流电压，SINADJ2接电阻接电阻REXT到到V-，用以改
7、善正弦输出波形和减小失真。，用以改善正弦输出波形和减小失真。 图图5-1-5 正弦波失真度调节电路一正弦波失真度调节电路一调节调节100k 电位器电位器RP，可以将正弦波的失真度可以将正弦波的失真度减小到减小到1。 9/23/202412图图5-1-6 正弦波失真调节电路二正弦波失真调节电路二 当要求获得接近当要求获得接近0.5失真度的正弦波失真度的正弦波时，在时，在6脚和脚和11脚之间脚之间接两个接两个100k 电位器电位器RP1、RP2 。9/23/202413图图5-1-7 占空比占空比/频率调节电路一频率调节电路一2脚：脚：SINOUT，正，正弦波输出。振幅为弦波输出。振幅为Usin=
8、0.22VS3脚脚TRIOUT ： 三角波三角波输出，幅度为输出，幅度为0.33VS。4脚脚DFADJ1 、5脚脚DFADJ2 ：输出信输出信号重复频率和占空号重复频率和占空比调节端。比调节端。通常通常DFADJ1端接电阻端接电阻RA到到V+，DFADJ2端接电阻端接电阻RB到到V+，改变阻值可，改变阻值可调节频调节频率与占空比。率与占空比。 9/23/202414图图5-1-8 占空比占空比/频率调节电路二频率调节电路二此电路可以此电路可以独立地独立地调节输出波形的上调节输出波形的上升和下降部分。升和下降部分。 调节调节RP1时，时，可控制可控制三角波上升部分、正三角波上升部分、正弦波弦波2
9、70至至90部分、部分、方波的高电平部分。方波的高电平部分。 调节调节RP2时，时，则可调节输出波形的另外一半。则可调节输出波形的另外一半。调节时相互有影响，需反复调节几次。调节时相互有影响，需反复调节几次。 9/23/202415输出波形频率输出波形频率6脚：脚：V+，正电源。，正电源。7脚：脚：FMBIAS，调频频偏。，调频频偏。 8脚：脚：FMIN，调频电压输入端。，调频电压输入端。 9脚：脚：SQOUT，方波输出。，方波输出。 10脚：脚：定时电容端。定时电容端。 11脚：脚：V-，负电源端或接地。，负电源端或接地。 13脚、脚、14脚：脚：NC，空脚。，空脚。9/23/202416图
10、图5-1-9 由由8038构成的多功能信号发生器构成的多功能信号发生器3. ICL8038的应用电路的应用电路9/23/202417图图5-1-10 由由ICL 8038构成的线性压控器电路构成的线性压控器电路9/23/202418图图5-1-11 由由8038构成的可编程函数发生器构成的可编程函数发生器9/23/2024195.2 直接数字频率合成技术直接数字频率合成技术5.2.1 DDS的基本原理的基本原理 5.2.2 DDS的基本参数计算公式的基本参数计算公式 5.2.3 DDS各部分的具体参数各部分的具体参数 5.2.4 DDS芯片芯片AD9852 5.2.5 由由AD9852构成的信
11、号发生器构成的信号发生器 9/23/2024275.2.1 DDS的基本原理的基本原理频频率率合合成成技技术术包包括括传传统统的的直直接接频频率率合合成成(DS)、锁锁相相环环间间接接频频率率合合成成(PLL)和和直直接接数数字字频频率率合合(Direct Digital Frequency Synthesis-DDFS，简简称称DDS)。锁相环是一种反馈控制电路，其特点是：利用外锁相环是一种反馈控制电路，其特点是：利用外部输入的参考信号控制环路内部振荡信号的频率部输入的参考信号控制环路内部振荡信号的频率和相位。因锁相环可以实现输出信号频率对输入和相位。因锁相环可以实现输出信号频率对输入信号频
12、率的自动跟踪，所以锁相环通常用于闭环信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。跟踪电路。9/23/202428锁相环通常由鉴相器锁相环通常由鉴相器(PD)、环路滤波器、环路滤波器(LF)和压控和压控振荡器振荡器(VCO)三部分组成。三部分组成。锁锁相相环环中中的的鉴鉴相相器器又又称称为为相相位位比比较较器器，它它的的作作用用是是检检测测输输入入信信号号和和输输出出信信号号的的相相位位差差，并并将将检检测测出出的的相相位位差差信信号号转转换换成成Ud(t)电电压压信信号号输输出出，该该信信号号经经低低通通滤滤波波器器滤滤波波后后形形成成压压控控振振荡荡器器的的控控制制电电压压Uc(t)
13、，对振荡器输出信号的频率实施控制。，对振荡器输出信号的频率实施控制。9/23/2024295.2.1 DDS的基本原理的基本原理 DDS中中相相位位累累加加器器可可在在每每一一个个时时钟钟周周期期 来来 临临 时时 将将 频频 率率 控控 制制 字字 (TUNING WORD)所决定的相位量所决定的相位量M累加一次，累加一次， 如如果果记记数数大大于于2N，则则自自动动溢溢出出，而而只只保保留留后后面面的的N位位数数字字于于累累加加器器中中。正正弦弦查查询询表表ROM用用于于实实现现从从相相位位累累加加器器输输出出的的相相位位值值到到正正弦弦幅幅度度值值的的转转换换，然然后后送送到到DAC中中
14、将将正正弦弦幅幅度度值值的的数数字字量量转转变变为为模模拟拟量量，最最后通过滤波器输出一个很纯净的正弦波信号。后通过滤波器输出一个很纯净的正弦波信号。 9/23/2024305.2.2 DDS的基本参数计算公式的基本参数计算公式 由由于于相相位位累累加加器器是是N比比特特的的模模2加加法法器器，正正弦弦查查询询表表ROM中中存存储储一一个个周周期期的的正正弦弦波波幅幅度度量量化化数数据据，所所以以频频率率控控制制字字M取取最最小小值值1时时，每每 2N个个时时钟钟周周期期输出一个周期的正弦波。所以此时有：输出一个周期的正弦波。所以此时有：式中：式中：f0为输出信号的频率；为输出信号的频率；fc
15、为时钟频率；为时钟频率；N为累加器的位数。为累加器的位数。 9/23/202431更更一一般般的的情情况况，频频率率控控制制字字是是M时时，每每(2N/M)个个时时钟周期输出一个周期的正弦波。所以此时有：钟周期输出一个周期的正弦波。所以此时有：为为DDS系统最基本的公式之一系统最基本的公式之一由此得输出信号的最小频率由此得输出信号的最小频率(分辨率分辨率)为：为：输出信号的最大频率为：输出信号的最大频率为：DAC 每信号周期输出的最少点数为：每信号周期输出的最少点数为：N 比比较较大大时时，对对于于很很大大范范围围内内的的 M 值值，DDS系系统统都都可可以以在在一一个个周周期期内内输输出出足
16、足够够的的点点，保保证证输输出出波波形失真很小。形失真很小。9/23/2024325.2.3 DDS各部分的具体参数各部分的具体参数 相相位位累累加加器器的的位位数数N、数数模模转转换换比比特特数数n、时时钟钟频频率率fc及及其其稳稳定定度度、低低通通滤滤波波器器(LPF)的的特特性性等等是决定是决定DDS系统指标的重要参数。系统指标的重要参数。 如如果果要要求求DDS的的输输出出频频率率范范围围为为fominfomax，则则fc应应大大于于 fomax的的2倍倍，这这是是由由Nyquist定定理理决决定定的的。为为了了使使输输出出波波形形更更好好，同同时时减减少少对对低低通通滤滤波波器器的的
17、参数要求，一般参数要求，一般fc至少取至少取fomax的的4倍以上。倍以上。 相位累加器的位数相位累加器的位数N ：9/23/2024335.2.4 DDS芯片芯片AD9852 AD9852具具有有频频率率转转化化速速度度快快、频频谱谱纯纯度度高高、工工作作温温度度范范围围宽宽、集集成成度度高高等等特特点点。其其工工作作电电压压为为3.3V，片片内内有有420倍倍可可编编程程时时钟钟乘乘法法电电路路，系系统统最最高高时时钟钟可可达达300MHz，输输出出频频率率可可达达120MHz，频频率率转转化化速速度度小小于于1 s。内内部部有有12位位D/A转转化化器器、48位位可可编编程程频频率率寄寄
18、存存器器和和14位位可可编编程程相相位位寄寄存存器器，具具有有12位位振振幅幅调调谐谐功功能能，能能产产生生频频率率、相相位位、幅幅度度可编程控制的高稳定模拟信号。可编程控制的高稳定模拟信号。9/23/2024349/23/202435AD9852的引脚定义的引脚定义引脚引脚 名称名称 描述描述 18 D7D0 8位双向并行编程数据输入，只能位双向并行编程数据输入，只能用于并行编程模式用于并行编程模式9,10,23,24,25,73,74,79,80 DVDD 3.3V数字电源数字电源 11,12,26,27,28,72,7578 DGND 数字地数字地 13,35,57,58,63 NC 不
19、连接不连接 1416 A5A3 对寄存器编程的并行地址输入端对寄存器编程的并行地址输入端（6位地址输入端位地址输入端A5:A0的一部分）的一部分），只能用于并行编程模式，只能用于并行编程模式 9/23/20243617A2/IO RESET 对寄存器编程的并行地址输入端（对寄存器编程的并行地址输入端（6位地址输位地址输入端入端A5:A0的一部分）的一部分）/IO RESET。A2仅被仅被用于并行编程模式。当选择串行模式时用于并行编程模式。当选择串行模式时IO RESET有效，当由于错误的编程协议引起无有效，当由于错误的编程协议引起无应答反应时，可以复位串行通信总线。在这应答反应时，可以复位串行
20、通信总线。在这种方式下复位串行总线不会影响其他的设置种方式下复位串行总线不会影响其他的设置和默认值。高电平有效。和默认值。高电平有效。 18A1/SDO 对寄存器编程的并行地址输入端（对寄存器编程的并行地址输入端（6位地址输位地址输入端入端A5:A0的一部分）的一部分）/单向串行数据输出端。单向串行数据输出端。A1仅应用在并行程序模式下。在串行模式下仅应用在并行程序模式下。在串行模式下SDO用于用于3线串行通信模式线串行通信模式 19A0/SDIO 对寄存器编程的并行地址输入端（对寄存器编程的并行地址输入端（6位地址输位地址输入端入端A5:A0的一部分）的一部分）/双向串行数据输入双向串行数据
21、输入/输输出端。出端。A0仅应用在并行编程模式下。仅应用在并行编程模式下。SDIO用用于于2线串行通信模式线串行通信模式 9/23/20243720I/O UD CLK 双向双向I/O更新时钟。在控制寄存器里设定更新时钟。在控制寄存器里设定方向。如果选择输入，时钟上升沿把方向。如果选择输入，时钟上升沿把I/O缓冲器内的数据传输到程序寄存器中。如缓冲器内的数据传输到程序寄存器中。如果选择输出果选择输出(缺省缺省)，持续，持续8个系统时钟周个系统时钟周期的输出脉冲（由低到高）表明已经发生期的输出脉冲（由低到高）表明已经发生内部频率更新内部频率更新 21WR/SCLK写并行数据到写并行数据到I/O口
22、缓冲器，与口缓冲器，与SCLK复用复用此端口。串行时钟信号与串行总线相关联，此端口。串行时钟信号与串行总线相关联，时钟上升沿记录数据。当选择并行模式时时钟上升沿记录数据。当选择并行模式时WR起作用。该引脚的模式依赖于引脚起作用。该引脚的模式依赖于引脚70的状态的状态(S/P SELECT) 22RD/CS 从程序寄存器中读取数据，与从程序寄存器中读取数据，与CS复用此端复用此端口。片选信号与串行总线关联，低电平有口。片选信号与串行总线关联，低电平有效。当选择并行模式时效。当选择并行模式时RD起作用起作用 9/23/20243829FSK/BPSK/HOLD 多功能引脚。功能由程序控制寄存器选多
23、功能引脚。功能由程序控制寄存器选择的操作模式决定。若选择择的操作模式决定。若选择FSK模式，模式，逻辑低选择逻辑低选择F1，逻辑高选择，逻辑高选择F2。若选择。若选择BPSK模式，逻辑低选择相位模式，逻辑低选择相位1，逻辑高，逻辑高选择相位选择相位2。在。在CHIRP模式下，逻辑高模式下，逻辑高激活保持功能，使频率累加器保持在当激活保持功能，使频率累加器保持在当前位置，逻辑低时恢复或开始累加前位置，逻辑低时恢复或开始累加 30OSK 输出波形键。必需首先在程序控制寄存输出波形键。必需首先在程序控制寄存器中设定此引脚。逻辑高使输出的余弦器中设定此引脚。逻辑高使输出的余弦波形以设定的频率，从波形以
24、设定的频率，从0刻度到满刻度变刻度到满刻度变化。逻辑低使输出的余弦波形以设定的化。逻辑低使输出的余弦波形以设定的频率，从满刻度到频率，从满刻度到0刻度变化刻度变化 31,32,37,38,44,50,54,60,65 AVDD 3.3V模拟电源模拟电源 33,34,39,40,41,45,46,47,53,59,62,66,67 AGND 模拟地模拟地 9/23/20243936VOUT 内部高速比较器的非反向输出端。被设计驱动内部高速比较器的非反向输出端。被设计驱动10dBm和和50欧标准欧标准CMOS负载。负载。 42VINP 正电压输入。内部高速比较器的非反向输入端。正电压输入。内部高速
25、比较器的非反向输入端。 43VINN 负电压输入。内部高速比较器的反向输入端。负电压输入。内部高速比较器的反向输入端。 48IOUT1 余弦余弦DAC的单极电流输出。的单极电流输出。 49IOUT1 互补余弦互补余弦DAC的单极电流输出。的单极电流输出。 51IOUT2 互补余弦互补余弦DAC的单极电流输出。的单极电流输出。 52IOUT2 余弦余弦DAC的单极电流输出。的单极电流输出。 55DACBP 为两个为两个DAC公用旁路电容连接引脚。在这个引脚和公用旁路电容连接引脚。在这个引脚和AVDD间接间接0.01uf电容可以改善谐波畸变和电容可以改善谐波畸变和SFDR。允许不连接，。允许不连接
26、，但在但在SFDR下会引起轻微的降低下会引起轻微的降低 56DAC Rset 为两个为两个DAC公用连接引脚。用于设定满刻度输出电流值。公用连接引脚。用于设定满刻度输出电流值。Rset=39.9/Iout。范围从。范围从8k (5mA)到到2k (20mA) 9/23/20244061PLL FITER 滤波器滤波器 64DIFF CLK ENABLE REFCLK差分使能端。高电平使能差分时钟输入，差分使能端。高电平使能差分时钟输入，REFCLK和和 68差分时钟信号中的一个（相移）。当单端时钟模式时，差分时钟信号中的一个（相移）。当单端时钟模式时，此引脚应该设为高电平或低电平。此引脚应该设
27、为高电平或低电平。 69REFCLK 单端参考输入时钟或差分时钟信号中的一个。在差分单端参考输入时钟或差分时钟信号中的一个。在差分参考时钟模式，两个输入可以是参考时钟模式，两个输入可以是CMOS逻辑电平或高逻辑电平或高于以于以1.6v直流为中心，直流为中心，400mVp-p的方波或正弦波的方波或正弦波 70S/P SELECT 串行模式和并行模式选择端串行模式和并行模式选择端 71MASTER RESET 初始化串行初始化串行/并行程序总线，并设置控制寄存器到由并行程序总线，并设置控制寄存器到由缺省值定义的空闲状态。逻辑高有效。上电启动时，缺省值定义的空闲状态。逻辑高有效。上电启动时，必需对该
28、引脚进行正确的操作必需对该引脚进行正确的操作 9/23/2024415.2.5 由由AD9852构成的信号发生器构成的信号发生器 该该系系统统中中，由由TMS320LF2407作作控控制制器器，采采取取串串口口连连接接方方式式，利利用用TMSLF2407A片片内内的的串串行行外外设设接接口口(SPI)控控制制AD9852，通通过过5个个端端口口即即可可实实现现串串行数据的传输控制。行数据的传输控制。9/23/202442 RD/CS是是复复用用信信号号，在在串串行行工工作作状状态态下下CS作作为为AD9852串串行行总总线线的的片片选选信信号号，I/O RESET是是串串口口总总线线复复位位信
29、信号号，SCLK是是串串口口时时钟钟信信号号，系系统统采采用用的的是是2线线串串口口通通信信模模式式，使使用用SDIO端端口口进进行行双向输入输出操作，双向输入输出操作，I/O UD是更新时钟信号。是更新时钟信号。9/23/202443SCLK的的前前8个个上上升升沿沿对对应应于于指指令令周周期期，在在指指令令周周期期中中，用用户户向向AD9852的的串串口口控控制制器器发发送送命命令令字字来来控制，随后进行的是串行数据传输。控制，随后进行的是串行数据传输。数数据据传传输输周周期期从从SCLK的的第第9个个上上升升沿沿开开始始，输输入入数数据据在在时时钟钟上上升升沿沿写写入入，输输出出的的数数
30、据据则则在在时时钟钟的的下下降降沿沿读读出出。由由串串口口传传送送的的数数据据首首先先被被写写入入I/O缓缓存存寄寄存存器器中中，当当系系统统接接收收到到有有效效的的更更新新信信号号时时，才才将将这这些些数数据据写写入入内内部部控控制制寄寄存存器器组组，完完成成相相应应的功能。的功能。AD9852的串行通信周期分为的串行通信周期分为2个阶段个阶段9/23/202444给给系系统统上上电电，由由DSP向向AD9852发发出出复复位位信信号号，此此信号需要至少保持信号需要至少保持10个参考时钟周期的高电平个参考时钟周期的高电平将将S/P SELECT置置0，选择串行数据输入方式，选择串行数据输入方
31、式给给AD9852发发送送控控制制字字，使使AD9852工工作作状状态态由由缺缺省的内部更新时钟模式改变成外部时钟更新模式省的内部更新时钟模式改变成外部时钟更新模式将将AD9852时时钟钟倍倍频频器器工工作作的的控控制制字字写写入入AD9852的的I/O缓缓冲冲寄寄存存器器中中，然然后后由由DSP发发出出外外部部更更新新时时钟，更新钟，更新AD9852内部控制寄存器内部控制寄存器DSP发发出出外外部部更更新新信信号号，至至少少等等待待1ms时时间间使使AD9852内内部部锁锁相相环环锁锁定定。然然后后由由DSP发发送送有有关关信信号号波波形形参参数数给给AD9852，对对其其内内部部控控制制寄
32、寄存存器器的的内内容进行同步更新。容进行同步更新。AD9852的控制流程如下：的控制流程如下：9/23/2024455.3 基于基于FPGA的的DDS任意波形发生器任意波形发生器 目目前前利利用用专专门门DDS芯芯片片开开发发的的信信号号源源比比较较多多，它它们们输输出出频频率率高高、波波形形好好、功功能能也也较较多多，但但它它的的ROM里里一一般般都都只只存存有有一一种种波波形形(正正弦弦波波) ，加加上上一一些些外外围围电电路路也也能能用用它它产产生生少少数数几几种种波波形形，但但速速度度受受到到很很大大的的限限制制，因因此此它它使使用用不不是是很很灵灵活活，为为了了增增加加其其灵灵活活性
33、性，可可以以采采用用FPGA实实现现DDS技技术术，把把DDS中中的的ROM 改改用用SRAM，SRAM作作为为一一个个波波形形抽抽样样数数据据的的公公共共存存储储器器，只只要要改改变变存存储储波波形形信信息的数据，就可以灵活地实现任意波形发生器。息的数据，就可以灵活地实现任意波形发生器。 9/23/202446DDS系系统统是是设设计计的的关关键键，主主要要由由相相位位累累加加模模块块、地地址址总总线线控控制制模模块块、数数据据总总线线控控制制模模块块以以及及波波形形数据存储器数据存储器SRAM等组成。等组成。其其中中相相位位累累加加模模块块、地地址址总总线线控控制制模模块块和和数数据据总总
34、线控制模块都是在线控制模块都是在FPGA上实现。上实现。相相位位累累加加器器是是整整个个DDS系系统统运运转转的的关关键键，其其设设计计的的好好坏坏直直接接影影响响到到整整个个系系统统的的功功能能，它它实实质质上上是是1个个带带反反馈馈的的N位位加加法法器器，把把输输出出数数据据作作为为另另一一路路输输入入数数据据与与送送来来的的频频率率控控制制字字进进行行连连续续相相加加，产产生有规律的生有规律的N 位地址码。位地址码。该该系系统统主主要要由由DDS 系系统统、数数模模转转换换以以及及输输出出信信号号调调理理等等部部分分组组成成，由由单单片片机机控控制制，外外加加键键盘盘及及显显示等人机接口部分。示等人机接口部分。9/23/2024479/23/202448
