数字电路基础ppt课件完整版

《数字电路基础ppt课件完整版》由会员分享，可在线阅读，更多相关《数字电路基础ppt课件完整版（627页珍藏版）》请在金锄头文库上搜索。

1、第1章 数字电路基础 数字电路是数字逻辑电路的简称。 就电信号而言，数字电路中传输的信号是脉冲信号，表现为一种跃变的电压或电流，且持续时间短暂。这种跃变的电压或电流，通常表现为两种对立的状态：有脉冲、无脉冲或高电平、低电平。 就电路的输出与输入之间关系而言，数字电路关注的重点是单元电路之间信号的逻辑关系，而不是信号本身。也就是说，数字电路的输入与输出之间只存在某种逻辑关系，没有数值大小的概念。为了便于数字电路对实际应用中的数码、符号、文字等的处理，常常要对这些数码、符号、文字等进行编码。本章主要介绍学习数字电路必备的基础知识。第1章 数字电路基础本章要点脉冲与数字信号数制与编码逻辑关系及逻辑运

2、算逻辑函数及其化简1.1 脉冲与数字信号 脉冲与数字信号具有类似的波形，其波形在时间和数值上都是断续变化的，表现为跃变的电压或电流。但两者是两个完全不同的概念，又有着千丝万缕的联系。 1.1.1 任务描述 用示波器观察函数信号发生器的矩形脉冲，再观察矩形脉冲经微分电路产生的尖脉冲。矩形脉冲尖脉冲1.1.1 任务描述 观察到的波形如图1.2、1.3所示。图1.2 矩形脉冲图1.3 尖脉冲1.1.2 脉冲波形 描述脉冲波形的基本参数是脉冲幅度、脉冲周期、脉冲宽度、上升时间和下降时间，如图1.4所示。图1.4 有上升沿和下降沿的矩形脉冲 1.1.2 脉冲波形 1. 脉冲幅度 脉冲幅度指脉冲电压或脉冲

3、电流变化的最大值。脉冲幅度用来度量脉冲的强弱，其值等于脉冲的最大值与最小值之差的绝对值。图1.4中标注的Um为矩形脉冲电压的幅度。 2. 脉冲周期 脉冲周期指两个相邻脉冲重复出现的时间间隔，用T表示。脉冲周期的单位是s，常用的单位有ms、s、ns。 换算关系为 1s1000ms 1ms1000s 1s1000ns1.1.2 脉冲波形 在实际应用中，也可以用脉冲频率来描述脉冲重复的快慢。脉冲频率定义为脉冲周期的倒数，用 f 表示。即 脉冲频率的单位是Hz，常用的还有kHz、MHz等。 换算关系为 1MHz1000 kHz 1kHz1000Hz 1.1.2 脉冲波形 3. 脉冲上升时间 脉冲上升时

4、间指脉冲从0.1Um上升到0.9Um所需的时间，如图1.4中的tr所示。 4. 脉冲下降时间 脉冲下降时间指脉冲从0.9Um下降到0.1Um所需的时间，如图1.4中的tf所示。 5. 脉冲宽度 脉冲宽度指脉冲从上升沿的0.5Um到下降沿的0.5Um所需的时间，如图1.4中的tw所示。 对上升时间和下降时间极短的脉冲，如图1.2所示的矩形脉冲，脉冲持续的时间即为脉冲宽度。 1.1.3 数字信号 就电信号而言，数字电路中传输的信号是脉冲信号，表现为一种跃变的电压或电流，且持续时间短暂。这种跃变的电压或电流，通常表现为两种对立的状态：有脉冲、无脉冲或高电平、低电平。 因此，可以将数字电路中传输的脉冲

5、信号用两个最简单的数字“1”和“0”来表示。可以选用“1”表示“有脉冲”、“0”表示“无脉冲”，也可以选用“1”表示“无脉冲”、“0”表示“有脉冲”。这种用数字“0”、“1”表示的脉冲信号就称为数字信号。在实际应用中，无特别说明时通常选用“1”表示“有脉冲”、“0”表示“无脉冲”。 1.2 数制与编码 数制指计数的方式。在日常生活中，常用的数制有十进制、六十进制等，而数字电路中常用的数制是二进制和十六进制。编码指用预先规定的方法将文字、数字或其他对象编成数码。例如，用千位数字表示楼号、百位数字表示楼层号、十位和个位数字表示房间号，则数码2506、3201等，就是对学生公寓每个房间的编码。 1.

6、2.1 任务描述 观察图1.5所示的手机秒表读数，分析计时用到了哪些数制，归纳它们的特点。 图1.5 手机秒表1.2.1 任务描述 观察图1.6所示的车牌编号，分析它们是以什么样的规则进行编码的。 图1.6 车牌1.2.2 数制及数制转换 1. 二进制 二进制指用2个数码0、1计数的方式。其特点是：逢二进一、借一为二；整数部分的位权为2n-1，小数部分的位权为2-m，n为整数的位数，m为小数的位数。 为区别不同进制的数，常用下标加以说明。如：(1011)2为二进制数、(1011)10为十进制数、(1011)16为十六进制数。二进制数还可以用0b表示，如：0b1011。十六进制数也可以用0x或H

7、表示，如：0x1011或24H。 1.2.2 数制及数制转换 2. 二进制数与十进制数的相互转换 （1） 二进制数转换为十进制数 二进制数转换为十进制数的规则为：按权展开求和。即将每位的系数与相应的位权相乘，然后把每位乘积相加，得到的和就是对应的十进制数。 【例1.2】 试将(1011.101)2转换为十进制数。 解： (1011.101)2=123+022+121+120+12-1+02-2+12-3 =8+0+2+1+0.5+0+0.125 = (11.625)10 1.2.2 数制及数制转换 （2） 十进制数转换为二进制数 十进制整数转换为二进制数 十进制整数转换为二进制数的转换规则为：

8、除2反序取余。即：先将十进制数除以2，取出余数；然后将商不断除以2，取出每次的余数，直到商为0；最后，按“从后到前的顺序”读出余数，该余数即是所要得到的二进制数。 十进制小数转换为二进制数 十进制小数转换为二进制数的转换规则为：乘2正序取整。即：先将十进制小数乘以2，取出整数；然后将积的小数部分不断乘以2，取出每次的整数，直到积的小数部分为0；最后，按“从前到后的顺序”读出整数，该整数即是所要得到的二进制小数。1.2.2 数制及数制转换 3. 十六进制 十六进制指用16个数码0、1、2、3、4、5、6、7、8、9、A、B、C、D、E、F计数的方式。 十六进制数与二进制数之间的转换十分方便，只要

9、把每位十六进制数转换成相应的二进制数，就得到了十六进制数对应的二进制数。 反过来，只要把二进制数从小数点起，向左、向右每4位分成1组，不足4位的用“0”补齐，每组对应的十六进制数即是所转换的十六进制数。 1.2.3 编码 在数字电路中，必须用二进制数对输入的文字、符号、十进制数等信号进行编码。编码后的二进制数失去了计数功能，只是用来代表所编码的信号。根据编码规则的不同，常用的编码有二进制编码、二-十进制编码、字符编码等。1.2.3 编码 1. 二进制编码 二进制编码指：单纯地用二进制数表示输入的信号，二进制数的位数由输入信号的个数决定。 例如，对红、黄、绿3种颜色的交通灯控制信号IR、IY、I

10、G进行二进制编码时，其编码表如表1.2所示。 1.2.3 编码 2. 二-十进制编码 二-十进制编码，指：用4位二进制数表示1位十进制数。由于4位二进制数组合的方式不同，二-十进制编码方法有很多，常用的有8421码、5421码、余3码等，其中最自然简单的编码方法是8421码。 1.2.3 编码 （1）8421码 8421码指：4位二进制数中，从左到右每一位对应的权分别是23、22、21、20，即8、4、2、1。8421码与十进制数之间的对应关系如表1.3所示。1.2.3 编码 （2）5421码 5421码指：4位二进制数中，从左到右每一位对应的权分别是5、4、2、1。5421码与十进制数之间的

11、对应关系如表1.4所示。1.2.3 编码（3）余3码 余3码是一种无权码。其编码规则是：先按8、4、2、1位权将一个十进制数转换为8421码，然后将8421码按二进制运算规则加0011，加0011后得到的码就是该十进制数对应的余3码。余3码与十进制数之间的对应关系如表1.5所示。1.2.3 编码 3. 字符编码 字符编码的方法有多种，如ASCII码、国标码、字形码等。ASCII码用7位二进制数表示计算机键盘上的符号，国标码用16位二进制数表示汉字。字形码是汉字显示时用来区分各种字体的编码，有点阵码和矢量码两种，目前大多采用点阵码。 点阵码用点阵方式来表示汉字的字形，即将汉字分解成多行多列若干个

12、“点”组成的点阵字形，有笔划的点（黑点）编码为1，无笔划的点（空白）编码为0。根据汉字输出精度的要求，汉字字形点阵有1616点阵、2424点阵、3232点阵、6464点阵等。点阵数越大，汉字显示效果越好，所需的字形码存储空间也越大。当把所有汉字的字形码固定地存储在一起，就形成了字库。根据字体的不同，字库可分为黑体、宋体、仿宋体等。1.3 逻辑关系及逻辑运算 数字电路关注的重点是单元电路之间信号的逻辑关系，而不是信号本身。也就是说，数字电路的输入与输出表现为有脉冲、无脉冲或高电平、低电平两个对立的状态，并且输出状态与输入状态之间只存在某种因果关系，没有数值大小的概念。这种输出与输入之间存在的因果

13、关系，通常称为逻辑关系。 1.3.1 任务描述 1. 根据图1.5所示连接电路，分别闭合、断开开关S1、S2，观察发光二极管发光情况，并记录下观察到的结果。 图1.5 与逻辑实例1.3.1 任务描述 2. 根据图1.5所示连接电路，分别闭合、断开开关S1、S2，观察发光二极管发光情况，并记录下观察到的结果。 图1.6 或逻辑实例1.3.1 任务描述 1. 根据图1.7所示连接电路，分别闭合、断开开关S，观察发光二极管发光情况，并记录下观察到的结果。 图1.7 与逻辑实例1.3.2 基本逻辑关系 1. 与逻辑 决定某事件的各个条件全部具备时，该事件才会发生的因果关系称为与逻辑。例如：图1.5所示

14、的电路中，开关“闭合”是发光二极管“亮”的条件，全部开关“闭合”时决定发光二极管“亮”的条件全部具备，此时发光二极管“亮”的事件就发生了。 与逻辑的真值表如表1.8所示。1.3.2 基本逻辑关系 能够实现“与逻辑”的电路称为与门电路，简称为与门，用图1.9所示的逻辑符号表示。图中：A、B为门电路的输入，Y为门电路的输出。图1.9 与门逻辑符号 1.3.2 基本逻辑关系 2. 或逻辑 决定某事件的各个条件中，只要具备一个时，该事件就会发生的因果关系称为或逻辑。例如：图1.6所示的电路中，开关“闭合”是发光二极管“亮”的条件，只要“闭合”一个开关时决定发光二极管“亮”的条件就具备了，于是发光二极管

15、“亮”的事件就发生。 或逻辑的真值表如表1.11所示。1.3.2 基本逻辑关系 能够实现“或逻辑”的电路称为或门电路，简称为或门，用图1.10所示的逻辑符号表示。图中：A、B为门电路的输入，Y为门电路的输出。图1.10 或门逻辑符号 1.3.2 基本逻辑关系 3. 非逻辑 决定某事件的条件与该事件的发生具有互为否定的因果关系称为非逻辑。非逻辑的真值表如表1.14所示。 1.3.2 基本逻辑关系 能够实现“非逻辑”的电路称为非门电路，简称非门，用图1.11所示的逻辑符号表示。图中：A为门电路的输入，Y为门电路的输出。图1.11 非门逻辑符号 1.3.3 复合逻辑关系 将三种基本逻辑按一定的方式组

16、合在一起，就构成了复合逻辑。常用的复合逻辑有与非逻辑、或非逻辑、与或非逻辑、异或逻辑等。 1. 与非逻辑 与非逻辑是与逻辑和非逻辑的复合，是对与逻辑的否定。与非逻辑的真值表如表1.16所示 1.3.3 复合逻辑关系 能够实现“与非逻辑”的电路称为与非门电路，简称为与非门，逻辑符号如图1.12所示。图中：A、B为门电路的输入，Y为门电路的输出。图1.12 与非门逻辑符号 1.3.3 复合逻辑关系 2. 或非逻辑 或非逻辑是或逻辑和非逻辑的复合，是对或逻辑的否定。或非逻辑的真值表如表1.18所示 能够实现“或非逻辑”的电路称为或非门电路，简称为或非门，逻辑符号如图1.13所示。图中：A、B为门电路

17、的输入，Y为门电路的输出。图1.13 或非门逻辑符号1.3.3 复合逻辑关系 3. 与或非逻辑 与或非逻辑是与逻辑、或逻辑、非逻辑的复合，逻辑结果形成过程如图1.14所示。图中：A、B，C、D分别先“与”；“与”后的逻辑结果Y1、Y2再“或”；“或”的逻辑结果Y3最后取“非”。 1.3.3 复合逻辑关系 与或非逻辑的真值表如表1.20所示。1.3.3 复合逻辑关系 能够实现与或非逻辑的电路称为与或非门电路，简称为与或非门，逻辑符号如图1.15所示。图中，A、B为门电路的一组输入，C、D为门电路的另一组输入，Y为门电路的输出。图1.15 与或非门逻辑符号 1.3.3 复合逻辑关系 4. 异或逻辑

18、 异或逻辑也是与逻辑、或逻辑、非逻辑的复合，真值表如表1.22所示。 能够实现“异或逻辑”的电路称为异或门电路，简称为异或门，逻辑符号如图1.17所示。图中：A、B为门电路的输入，Y为门电路的输出。图1.17 异或门逻辑符号1.3.4 逻辑运算及基本定律 1. 基本逻辑运算和法则 （1）与运算 与运算也称为逻辑乘，其运算规则为000 010100 111 根据与运算的运算规则，可列出与运算的运算法则为A00A1AAAA 一般而言，对逻辑变量A、B进行与运算，其结果为Y，可表示为YAB 1.3.4 逻辑运算及基本定律 （2）或运算 或运算也称为逻辑加，其运算规则为0+00 0+111+01 1+

19、11 根据或运算的运算规则，可列出或运算的运算法则为A+0AA+11A+AA 一般而言，对逻辑变量A、B进行或运算，其结果为Y，可表示为YA+B 1.3.4 逻辑运算及基本定律 （3）非运算 非运算也称为逻辑非，其运算规则为10 式中，读作0的非。 根据非运算的运算规则，可列出非运算的运算法则为 1 0 一般而言，对逻辑变量A进行非运算，其结果为Y，可表示为1.3.4 逻辑运算及基本定律2. 逻辑运算的基本定律（1） 交换律 逻辑乘的交换律A B=B A 逻辑加的交换律A+B=B+A（2）结合律 逻辑乘的结合律（A B） C = A （B C） 逻辑加的结合律（A+B）+ C = A+（B+C

20、）1.3.4 逻辑运算及基本定律（3）分配律 逻辑乘的分配律A （B+C）= A B + A C 逻辑加的分配律A +（B C）=（A + B）（A + C）（4）吸收律A + A B = AA + B = A + B1.3.4 逻辑运算及基本定律 （5）冗余律A B + C +B C= AB + C 一般而言，在一个积之和式中，如果两个乘积项中一项包含另一项中一个因子的非，并且这两项的其余因子都是第三个乘积项的因子，则第三个乘积项是多余的。 （6）反演律（又称摩根定律） 一般而言，逻辑变量加的非等于它们各自非的乘，逻辑变量乘的非等于它们各自非的加。 1.4 逻辑函数及其化简 逻辑函数用来描述

21、逻辑输出与逻辑输入之间的逻辑关系。如果对应于输入逻辑变量A、B、C的每一组确定值，输出逻辑变量Y就有惟一确定的值，则称Y是A、B、C的逻辑函数。 逻辑函数可以用逻辑门的组合来实现，对逻辑函数进行化简可以优化数字电路的结构，提高数字电路工作的可靠性。 1.4.1 逻辑函数的表示方法 1. 真值表 真值表是把输入逻辑变量的各种可能取值和对应的输出逻辑变量的值排列在一起组成的表格。 用真值表表示逻辑函数时，一般先根据输入逻辑变量的个数，确定表格的行数和列数；然后，根据输入逻辑变量的取值，确定输出逻辑变量的值。 1.4.1 逻辑函数的表示方法 【例1.8】 列出3人表决逻辑函数的真值表。 分析：3人表

22、决时，只要有2个人投赞成票，就可视为表决通过。用A、B、C分别表示3个人的投票输入，取值为1时表示赞成，取值为0时表示不赞成，取值的组合共有238种。用Y表示表决结果，取值为1时表示表决通过，取值为0时表示表决没有通过。于是，真值表共有9行、4列组成，其中第1行为真值表的表头。 1.4.1 逻辑函数的表示方法解：3人表决逻辑的真值表如表1.24所示。1.4.1 逻辑函数的表示方法 2. 逻辑表达式 逻辑表达式指用逻辑乘、逻辑加、逻辑非三种逻辑运算把逻辑变量连接起来所构成的等式。对一个逻辑函数而言，可以用与或表达式、与非-与非表达式等多种逻辑表达式来描述。其中，与或表达式最为常用。 （1）与或表

23、达式 逻辑函数的与或表达式就是将逻辑函数表示为若干个乘积项之和的形式。如3人表决逻辑函数的与或表达式为Y = AB +BC + AC 1.4.1 逻辑函数的表示方法 （2）最小项表达式 逻辑函数的最小项表达式指逻辑函数的与或表达式中每个乘积项都是最小项。换句话说，任何一个逻辑函数都可以表示成若干个最小项之和的形式。 最小项具有如下特性。 对任意一个最小项，只有一组逻辑变量的取值使得它的值为1。而对逻辑变量的其他取值时，这个最小项的值都是0。 任意两个最小项的乘积为0。 全部最小项的和为1。 1.4.1 逻辑函数的表示方法 为了叙述和书写方便，可以给最小项加以编号，并记作mi。下标i的确定方法是

24、：先确定变量的顺序，再将最小项中原变量记为1、反变量记为0，最后按确定的变量顺序将1、0排列成一个二进制数，则与二进制数对应的十进制数就是该最小项编号的下标i值。 例如，3个逻辑变量A、B、C的8个最小项编号如表1.25所示。1.4.1 逻辑函数的表示方法 （3）与非-与非表达式 如果对与或表达式两次取非，就可以将与或表达式改写为与非-与非表达式。例如1.4.1 逻辑函数的表示方法 3. 逻辑图 逻辑图是由与门、或门、与非门等逻辑符号所构成的图形，如图1.18所示。用逻辑图表示逻辑函数是一种比较接近实际工程应用的方法。通常画逻辑图的依据是逻辑函数的逻辑表达式。逻辑表达式中的每个乘积项用一个与门

25、实现，各乘积项的相加用或门实现。也可以借助逻辑运算的基本定律，对逻辑表达式变换后用同一种门电路实现。 图1.18 逻辑图1.4.1 逻辑函数的表示方法 4. 波形图 波形图指输入逻辑变量取值的高、低电平与对应的输出逻辑变量取值的高、低电平所构成的图形，如图1.20所示。波形图可以将逻辑函数的输出与输入之间在时间上的对应关系直观地表示出来，通常也称为时序图。波形图的横坐标是时间轴、纵坐标是变量的取值，由于每个变量的时间轴相同、取值也只有高电平“1”或低电平“0”两种可能，因此画波形图时通常不标出坐标轴。 图1.20 波形图1.4.1 逻辑函数的表示方法 5. 卡诺图 卡诺图是由表示输入逻辑变量所

26、有可能取值组合的小方格构成的图形，如图1.22所示。小方格排列时，相邻小方格对应的逻辑变量中只有一个变量的取值发生了变化。 图1.22 卡诺图1.4.1 逻辑函数的表示方法 用卡诺图表示逻辑函数的具体方法可归纳为以下几种。 （1）当逻辑函数是以真值表给出时，在与真值表中函数值为1的行对应的小方格内填入1，其余方格内填入0。例如，由3人表决逻辑函数真值表得到的卡诺图表示如图1.23所示。 图1.23 3人表决逻辑函数的卡诺图 1.4.1 逻辑函数的表示方法 （2）当逻辑函数是以最小项表达式给出时，在与最小项对应的小方格内填入1，其余方格内填入0。 例如，Y（A，B，C，D）=m（0，1，2，4，

27、5，8，10，11，14，15）的卡诺图如图1.24所示。 图1.24 由最小项填卡诺图1.4.1 逻辑函数的表示方法 （3）当逻辑函数是以与或表达式给出时，在每个乘积项所包含的小方格内填入1，其余方格内填入0。 例如，Y=AB+AC的卡诺图如图1.25所示。填图时，对乘积项AB而言，在包含A、B的小方格m6、m7内填入1；对乘积项AC而言，在包含A、C的小方格m5、m7内填入1；其余小方格内填入0。当2个乘积项都包含同一个小方格时，只要填入一个1即可。 图1.25 由表达式填卡诺图1.4.2 逻辑函数的化简 逻辑函数化简是指采用某种方法找出逻辑函数的最简逻辑表达式。最简逻辑表达式是指逻辑表达

28、式中的乘积项最少、并且每个乘积项中的变量也最少。逻辑函数化简的常用方法有两种：一是公式化简法，就是利用逻辑运算法则和基本定律进行化简；二是卡诺图化简法，即借助卡诺图来化简。1.4.2 逻辑函数的化简 1. 公式化简法 （1）并项化简法 并项化简法是：利用 1，把两个乘积项合并成一项，从而消去一个变量（或表达式），剩下两个乘积项的公共因子。 （2）吸收化简法 吸收化简法是：利用吸收律A + A B = A或A + B = A + B，消去多余项或多余因子。1.4.2 逻辑函数的化简 （3）配项化简法 配项化简法是：利用A = A （B + ），为某一项配上所需的变量，以便用其他方法进行化简。 （

29、4）消去冗余项化简法 消去冗余项化简法是：利用冗余律A B + C +B C= AB + C，将冗余项BC消去。1.4.2 逻辑函数的化简 2. 卡诺图化简法 （1）卡诺图的特性 卡诺图中每个小方格对应着逻辑函数的一个最小项，相邻的2个小方格对应着逻辑函数的2个相邻最小项。相邻最小项的特点是只有一个逻辑变量的取值发生了变化。因此，在逻辑函数的卡诺图中，如果2个相邻的小方格都为1，那么2个相邻的小方格对应的最小项可以合并为1项，并可消去取值发生了变化的那个逻辑变量。 1.4.2 逻辑函数的化简 卡诺图上任何2个标1的相邻小方格，可以合并为1项，并消去1个逻辑变量。例如：图1.23中的m3、m7是

30、2个标1的相邻小方格（如图1.26（a）所示），可以合并为BC，消去了取值发生变化的逻辑变量A；图1.25中的m5、m7是2个标1的相邻小方格（如图1.26（b）所示），可以合并为AC，消去了取值发生变化的逻辑变量B。 1.4.2 逻辑函数的化简 卡诺图上任何4个（22个）标1的相邻小方格，可以合并为1项，并消去2个逻辑变量。例如1.4.2 逻辑函数的化简 卡诺图上任何8个（23个）标1的相邻小方格，可以合并为1项，并消去3个逻辑变量。例如 1.4.2 逻辑函数的化简 说明：说明： 相邻小方格对应的最小项合并时，必须以2n个进行组合，并且小方格的排列应构成矩形或正方形；卡诺图的上、下小方格，左

31、、右小方格，4个角的小方格都是相邻小方格。例如1.4.2 逻辑函数的化简 （2）卡诺图化简的基本步骤 将逻辑函数用卡诺图表示。 将2个、4个或8个为1、且排列为矩形或正方形的相邻小方格圈起来，合并最小项，每个圈对应一个乘积项。画圈时要求：圈的个数最少，并且每个圈包含的小方格数应尽可能多；每个圈都要有新的小方格，否则该圈是多余的；每个为1的小方格都要被圈到，也可以多次被圈到。 将代表每个圈的乘积项相加，即得简化的逻辑函数表达式。 1.4.3 含有无关项的逻辑函数的化简 1. 无关项的概念 （1）约束项 约束项指不允许出现的输入逻辑变量组合所对应的最小项。 逻辑函数用真值表、卡诺图表示时，约束项对

32、应的逻辑函数值用“”表示。例如图1.31 交通信号灯的卡诺图 1.4.3 含有无关项的逻辑函数的化简 逻辑函数用逻辑表达式表示时，约束项用字母d表示，或用等于0的条件等式来表示。例如： Y（A，B，C）=m（0，1）d（3，5，6，7） 也可以写成：1.4.3 含有无关项的逻辑函数的化简 （2）任意项 不会出现的输入逻辑变量组合所对应的最小项称为任意项。 任意项的表示与约束项相同。任意项和约束项统称为无关项。 2. 含有无关项的逻辑函数的化简 在含有无关项的逻辑函数化简过程中，若无关项对化简有利，则函数值取1；否则，函数值取0。1.4.3 含有无关项的逻辑函数的化简 【例1.14】 某控制电路

33、有4个输入端和1个输出端，输入端中有1个控制端、3个数据端。当控制端为低电平时，不论数据端有无输入，输出端都无输出；当控制端为高电平时，数据端有1个输入，则输出端就有输出，并且不会出现2个或3个数据端同时有输入的情况。试写出该电路的输出与输入逻辑关系的最简逻辑表达式。1.4.3 含有无关项的逻辑函数的化简 分析：设控制端为A，数据端为B、C、D，输出端为Y。控制端为1时，数据端有1个输入，输出端就有输出；控制端为0时，不论数据端有无输入，输出端都无输出。数据端为1时，表示有输入；数据端为0时，表示无输入。输出端为1时，表示有输出；输出端为0时，表示无输出。数据端B、C、D不可能出现同时2个或3

34、个为1的情况，它们对应的取值组合是无关项。1.4.3 含有无关项的逻辑函数的化简 解：由题意可得输出与输入的逻辑关系真值表如表1.27所示。 1.4.3 含有无关项的逻辑函数的化简 根据表1.27所示的真值表，画出该逻辑函数的卡诺图如图1.32所示。利用无关项化简该逻辑函数，得到最简逻辑表达式为Y=AB+AC+AD图1.32 例1.14的卡诺图本章小结 （1）本章重点介绍了脉冲与数字信号、数制与编码、逻辑关系及逻辑运算、逻辑函数及其化简。 （2）脉冲信号表现为一种跃变的电压或电流，且持续时间短暂。描述脉冲波形的基本参数是脉冲幅度、脉冲周期和脉冲宽度。数字电路中传输的信号是脉冲信号，当用数字“0

35、”、“1”来表示脉冲的“有”、“无”时，脉冲信号才称为数字信号。本章小结 （3）数字电路中常用的数制是二进制、十六进制，除用下标区分数制外，还可以用0b表示二进制数、用0x或H表示十六进制数。把每位十六进制数转换成相应的二进制数，就得到了十六进制数对应的二进制数。反过来，只要把二进制数以小数点为起点向左、向右每4位分成1组，不足4位的用“0”补齐，每组对应的十六进制数即是所转换的十六进制数。 （4）二进制数转换为十进制数的规则为：按权展开求和。十进制整数转换为二进制数规则为：除2反序取余。十进制小数转换为二进制数规则为：乘2正序取整。本章小结 （5）在数字电路中，常用的编码有二进制编码、二-十

36、进制编码等。二-十进制编码方法有很多，其中最自然简单的编码方法是8421BCD码。 （6）有3种基本的逻辑关系，分别是与逻辑、或逻辑、非逻辑。3种基本逻辑关系的组合称为复合逻辑，如与非逻辑、或非逻辑、与或非逻辑、异或逻辑等。 （7）有3种基本的逻辑运算，分别是与逻辑、或逻辑、非逻辑。3种逻辑运算的组合，可以描述一个特定的逻辑关系。本章小结 （8）逻辑函数常用的表示方法有真值表、逻辑表达式、逻辑图、波形图、卡诺图等。真值表是把输入逻辑变量的各种可能取值和对应的输出逻辑变量的值排列在一起组成的表格。逻辑表达式指用逻辑乘、逻辑加、逻辑非三种逻辑运算把逻辑变量连接起来所构成的等式。逻辑图是由与门、或门

37、、与非门等逻辑符号所构成的图形。卡诺图是由表示输入逻辑变量所有可能取值组合的小方格构成的图形。 （9）逻辑函数的化简方法有公式化简法和卡诺图化简法2种。公式化简法又分为并项化简法、吸收化简法、配项化简法、消去冗余项化简法。用卡诺图化简逻辑函数的步骤为：画出逻辑函数的卡诺图；将相邻小方格圈起来，合并最小项；将代表每个圈的乘积项相加。 第2章 集成逻辑门 逻辑门是一个能够实现特定逻辑关系的单元电路，有多个输入端、1个输出端。目前，常用的逻辑门都制成了集成电路，有TTL集成逻辑门和CMOS集成逻辑门两大类。每一大类中，根据所实现的逻辑功能可分为非门、与非门、或非门等不同类型。在同一个类型的逻辑门中，

38、根据输入端的个数又分为2输入端、3输入端、4输入端等不同型号。本章主要介绍集成逻辑门的识别与使用、集成逻辑门的功能测试。第2章 集成逻辑门本章要点TTL逻辑门CMOS逻辑门集成逻辑门的功能测试 2.1 TTL逻辑门 TTL逻辑门是一种晶体三极管集成电路，通常一个集成块内包含多个相同的逻辑门。由于TTL集成电路生产工艺成熟、产品参数稳定、工作可靠、开关速度高，因此，获得了广泛的应用。在实际应用中，TTL逻辑门产品型号较多，国外型号有HD74系列、SN74系列等，国内的型号是CT。2.1.1 任务描述 1. 查阅图2.1所示TTL集成逻辑门的功能。（a）74LS00（b）74LS02（c）74LS

39、01图2.1 TTL集成逻辑门 2.1.1 任务描述 2. 根据图2.2（a）所示连接电路，分别闭合、断开开关S1、S2，观察发光二极管发光情况，将观察结果分别记录于表2.1。 图2.2（a） 与非门逻辑功能测试2.1.1 任务描述 3. 根据图2.2（b）所示连接电路，分别闭合、断开开关S1、S2，观察发光二极管发光情况，将观察结果分别记录于表2.2。 图2.2（b） 或非门逻辑功能测试2.1.2 TTL与非门 1. 74LS00 74LS00是4个2输入端TTL与非门，每个与非门都能够实现2个输入逻辑变量的“与非”逻辑功能。其中1、2、3脚构成1个与非门，4、5、6脚构成1个与非门，9、1

40、0 、8脚构成1个与非门，12、13 、11脚构成1个与非门，14脚接供电电源，7脚为接地端。其引脚排列如图2.3所示。图2.3 74LS00引脚排列 2.1.2 TTL与非门 1. 74LS10 74LS10是3个3输入端TTL与非门，每个与非门都能够实现3个输入逻辑变量的“与非”逻辑功能。其中1、2、 13 、 12脚构成1个与非门，3、4、5、6脚构成1个与非门，9、10、11 、8脚构成1个与非门，14脚接供电电源，7脚为接地端。 其引脚排列如图2.4所示。图2.4 74LS10引脚排列 2.1.2 TTL与非门 1. 74LS20 74LS20是2个4输入端TTL与非门，每个与非门都

41、能够实现4个输入逻辑变量的“与非”逻辑功能。其中1、2、4、5、6脚构成1个与非门，9、10、12、13 、8脚构成1个与非门，14脚接供电电源，7脚为接地端。其引脚排列如图2.5所示。图2.5 74LS20引脚排列 2.1.3 TTL或非门 1. 74LS02 74LS02是4个2输入端TTL或非门，每个或非门都能够实现2个输入逻辑变量的“或非”逻辑功能。其中2、3 、1脚构成1个或非门，5、6 、4脚构成1个或非门，8、9、10脚构成1个或非门，11、12、13脚构成1个或非门，14脚接供电电源，7脚为接地端。引脚排列如图2.6所示。图2.6 74LS02引脚排列 2.1.3 TTL或非门

42、 1. 74LS27 74LS27是3个3输入端TTL或非门，每个或非门都能够实现3个输入逻辑变量的“或非”逻辑功能。其中1、2、13、12脚构成1个或非门，3、4、5、6脚构成1个或非门，9、10、11、8脚构成1个或非门，14脚接供电电源，7脚为接地端。其引脚排列如图2.7所示。图2.7 74LS27引脚排列 2.1.3 TTL或非门 1. 7425 7425是2个4输入端TTL或非门，每个或非门都能够有选择地实现4个输入逻辑变量的“或非”逻辑功能。其中1、2、3、4、5、6脚构成1个或非门，1、2、4、5脚为输入端，3脚为选通端，6脚为输出端；8、9、10、11、12、13脚构成1个或非

43、门，9、10、12、13脚为输入端，11脚为选通端，8脚为输出端；14脚接供电电源；7脚接地。当选通端（3脚、11脚）为高电平“1”时，相应的或非门选通，实现或非逻辑功能。其引脚排列如图2.8所示。图2.8 7425引脚排列 2.1.4 其他TTL逻辑门 1. OC门 OC门是一种特殊的TTL与非门，它是将TTL与非门输出级三极管的集电极开路后得到的。一个OC门与相同输入端的与非门的逻辑功能相同，逻辑符号如图2.9所示。 图2.9 OC门逻辑符号 2.1.4 其他TTL逻辑门 4个2输入端OC门74LS01 的引脚排列如图2.10所示。其中2、3 、1脚构成1个OC门，5、6 、4脚构成1个O

44、C门，8、9、10脚构成1个OC门，11、12、13脚构成1个OC门，14脚接供电电源；7脚接地。 图2.10 74LS01引脚排列2.1.4 其他TTL逻辑门 1. OC门 OC门是一种特殊的TTL与非门，它是将TTL与非门输出级三极管的集电极开路后得到的。一个OC门与相同输入端的与非门的逻辑功能相同，逻辑符号如图2.9所示。 图2.9 OC门逻辑符号 2.1.4 其他TTL逻辑门 OC门使用时，必须在输出端与供电电源之间外接一个负载电阻（通常称为上拉电阻），如图2.11所示。 图2.11 OC门的使用 2.1.4 其他TTL逻辑门 当两个OC门输出端并联时，如图2.12所示，实现“线与”逻

45、辑功能。即两个OC门输出端并联后的输出Y与单个OC门的输出Y1、Y2之间具有“与”逻辑的关系，YY1Y2。就输出Y与两个OC门的输入A、B和C、D之间的逻辑关系而言，实际上实现的是“与或非”逻辑功能，Y 。 图2.12 OC门输出端并联2.1.4 其他TTL逻辑门 2. 三态门 三态门具有高电平、低电平、高电阻三种输出状态。与普通逻辑门相比，三态门多了一个使能控制端，图2.13所示是三态缓冲器的逻辑符号。 图2.13 三态缓冲器逻辑符号 图中，使能端低电平有效。即：当 = 0时，其逻辑功能与普通的缓冲器相同；而当 =1时，输出端呈现高阻状态，相当于断路。2.1.4 其他TTL逻辑门 利用三态门

46、可实现信号传输控制。图2.15所示是由4个三态缓冲器构成的单向总线。当 1、 2、 3、 4轮流为低电平“0”时，输入信号A1、A2、A3、A4轮流被送到总线上，而其他三态门由于端为高电平“1”而处于高阻状态。图2.15 用三态门构成的单向总线2.1.4 其他TTL逻辑门 图2.16所示是三态8总线收发器74LS245的引脚排列。74LS245在使能端和方向控制端DIR控制下，可实现数据的双向传输。当使能端为高电平“1”时，收发器处于高阻态。当使能端为低电平“0”时，若方向控制端DIR为 低电平“0”，则B端为数据、A端为总线，B数据传输到 A总线；若方向控制端DIR为高电平“1”，则A端为数

47、据、B端为总线，A数据传输到B总线。图2.16 三态8总线收发器74LS2452.1.4 其他TTL逻辑门 74LS245的功能表如表2.4所示。2.1.4 其他TTL逻辑门 3. 异或门 常用的TTL异或门是74LS86，引脚排列如图2.17所示。其中1、2、3脚构成1个异或门，4、5、6脚构成1个异或门，9、10 、8脚构成1个异或门，12、13 、11脚构成1个异或门，14脚接供电电源，7脚接地。 图2.17 4个异或门74LS862.1.4 其他TTL逻辑门 74LS86的功能表如表2.5所示。 2.1.5 TTL逻辑门的使用 1. 型号识读 TTL集成逻辑门的型号有74、74H、74

48、S、74LS之分。其中：74是标准系列，74H是高速系列，74S是肖特基系列，74LS是低功耗肖特基系列。4个系列中，以74LS的综合性能最佳，应用最广。 2.1.5 TTL逻辑门的使用 2. 参数识读 通常，TTL逻辑门的制造商会以产品说明书的形式给出该产品推荐的工作条件、电气特性、外形尺寸、引脚间距等参数。这些参数是正确使用TTL逻辑门的依据，在实际应用中，应养成使用产品前查阅说明书的习惯。 2.1.5 TTL逻辑门的使用 表2.6所示是74LS00的主要参数。 2.1.5 TTL逻辑门的使用 图2.18所示是74LS00的外形尺寸、引脚间距。图2.18 74LS00外形尺寸、引脚间距（单

49、位为mm）2.1.5 TTL逻辑门的使用 3. 闲置输入端的处理 （1）暂时不用的“与”输入端，可通过1k电阻接电源，如图2.19（a）所示。对暂不使用的“或”输入端应接地（接地相当于接低电平0）。 图2.19 （a） 与非门闲置输入端的处理方法 2.1.5 TTL逻辑门的使用 （2） 将不使用的输入端并接在使用的输入端上，如图2.19（b）所示。这种处理方法影响电路的工作速度，在实际应用中一般不采用。 （3）不使用的“与”输入端可以悬空，或者剪短，如图2.19（c）所示。悬空的输入端容易接收各种干扰信号，导致工作不稳定，一般不采用。 图2.19 与非门闲置输入端的处理方法（b）（c）2.1.

50、5 TTL逻辑门的使用 4. 注意事项 （1）安装时，要注意集成块引脚的排列顺序，接插集成块用力适度，防止引脚折伤。 （2）焊接时，用25W电烙铁较合适，焊接时间不宜过长。 （3）调试时，要注意电源电压的大小和极性，尽量稳定在+5V，以免损坏集成块。 （4）连接线应尽量短。若连接线不能缩短时，要考虑加屏蔽措施，防止外界电磁干扰的影响。 （5）当外加输入信号的上升沿或下降沿不能满足要求时（100pF时，R取值约180。 2.2 CMOS逻辑门 CMOS逻辑门是另一种集成逻辑门，集成电路内部是场效晶体管。由于场效晶体管集成电路制造工艺简单、集成度高、功耗低，因此在实际应用中也非常普及。可供选择的C

51、MOS逻辑门产品的型号较多，国外型号有CD系列、SN74AC系列等，国内的型号是CC系列。2.2.1 任务描述 1. 查阅图2.20所示CMOS集成逻辑门的功能。图2.20 CMOS集成逻辑门（a）（b）（c）2.2.1 任务描述 2. 根据图2.21所示连接电路，分别闭合、断开开关S，观察发光二极管发光情况，将观察结果分别记录于表2.7。 图2.21 CD4069逻辑功能测试 2.2.2 CMOS非门 6个CMOS非门CD4069的引脚排列如图2.22所示，每个非门都能够实现输入逻辑变量的“非”逻辑功能。其中1、2脚构成1个非门，3、4脚构成1个非门，5、6脚构成1个非门，9 、8脚构成1个

52、非门，11、10脚构成1个非门，13 、 12脚构成1个非门，14脚接供电电源，7脚接地。 图2.22 非门CD4069引脚排列 2.2.3 CMOS与非门 4个2输入端CMOS与非门CD4011的引脚排列如图2.23所示。其中 1、2、3脚构成1个与非门，5、6 、 4脚构成1个与非门，8、9、10脚构成1个与非门，8、9脚为输入端，10脚为输出端；12、13 、11脚构成1个与非门，14脚接供电电源，7脚接地。 图2.23 CD4011引脚排列 2.2.3 CMOS与非门 除CD4011外，还有3个3输入端CMOS与非门CD4023、和2个4输入端CMOS与非门CD4012等。其引脚排列图

53、2.24、2.25所示。图2.24 CD4023引脚排列 图2.25 CD4012引脚排列 2.2.4 CMOS或非门 4个2输入端CMOS或非门CD4001的引脚排列如图2.26所示。其中 1、2、3脚构成1个或非门，5、6 、4脚构成1个或非门，8、9、10脚构成1个或非门，12、13 、11脚构成1个或非门，14脚接供电电源，7脚接地。图2.26 CD4001引脚排列2.2.4 CMOS或非门 除CD4001外，还有3个3输入端CMOS或非门CD4025、2个4输入端CMOS或非门CD4002等。其引脚排列如图2.27、2.28所示。图2.27 CD4025引脚排列图2.28 CD400

54、2引脚排列2.2.5 CMOS异或门 常用的CMOS异或门是CD4070，其引脚排列如图2.29所示。其中1、2、3脚构成1个异或门，5、6 、4脚构成1个异或门，8、9、10脚构成1个异或门，12、13 、11脚构成1个异或门，14脚接供电电源，7脚接地。 图2.29 CD4070引脚排列2.2.6 CMOS逻辑门的使用 1. 参数识读 表2.7所示是CMOS或非门CD4001的主要参数。2.2.6 CMOS逻辑门的使用 由表中的数据可知：CMOS集成逻辑门可以在较大的电源电压范围内正常工作，电源电压最小值为3V、最大值为18V；5V电源供电、25C（自然通风）时，输入高电平最小值为3.5V

55、，输入低电平最大值为1.5V，高电平输出电压典型值为5V、最小值为4.95V，低电平输出电压典型值为0V、最大值为0.05V；静态电源电流典型值为0.01A、最大值为0.25A；平均延时受电源电压的影响较大，5V电源供电时为125ns，10 V电源供电时为60ns，15V电源供电时为45ns。 2.2.6 CMOS逻辑门的使用 2. 闲置输入端的处理 与TTL集成逻辑门不同，CMOS集成逻辑门闲置的输入端不能悬空。暂不使用的“与”输入端应接电源VDD，暂不使用的“或”输入端应接地或低电平VSS。也可将暂不使用的输入端与使用端并联，但这样会影响信号传输速度，只能在对传输速度没有特别要求的情况下采

56、用。 2.2.6 CMOS逻辑门的使用 3. 注意事项 （1） 测试CMOS电路时，禁止在CMOS本身没有接通电源的情况下输入信号。电源接通期间，不应将器件从测试座上拔出或插入。 （2）CMOS逻辑门的供电电压范围为3V18V，电源极性不能接反。在测试逻辑功能时，电源电压可以选择为3V5V。 （3）焊接CMOS电路时，电烙铁的功率不得大于20W，并要有良好的接地。 （4）输出端不允许直接接地或接电源。除具有OC结构的门电路外，不允许把输出端并联。 （5）CMOS逻辑门输出的高、低电平与TTL逻辑门输出的高、低电平不相等，通常它们不能直接组合在一起使用，需要经电平转换后才能组合使用。 技能实训

57、任务1 根据图2.30所示，测试CMOS集成逻辑门的逻辑功能。图2.30 CMOS集成逻辑门逻辑功能测试电路 （a） 与非门CD4011 （b） 或非门CD4001 技能实训 任务2 根据图2.31所示，测试OC门的逻辑功能。图2.31 OC门逻辑功能测试电路技能实训 任务3 根据图2.32所示，测试三态门的逻辑功能。图2.32 三态门逻辑功能测试电路 本章小结 （1）本章重点介绍了TTL集成逻辑门和CMOS集成逻辑门引脚的识别、逻辑功能及使用。 （2）根据逻辑门所实现的逻辑功能不同，逻辑门可分为非门、与非门、或非门等不同类型。在同一个类型的逻辑门中，根据输入端的个数不同，又分为2输入端、3输

58、入端、4输入端等不同型号。 （3）TTL逻辑门的电源电压为4.755.25V。通常取5V供电，输出低电平电压为0.25V、高电平电压为3.4V。 （4）CMOS逻辑门的电源电压为318V。输出低电平电压为0 V、高电平电压由电源电压决定。因此，TTL逻辑门和CMOS逻辑门不能直接组合使用。 （5）TTL逻辑门闲置的输入端可以悬空。CMOS逻辑门闲置的输入端绝不能悬空，必须接电源或接地。第3章 组合逻辑电路 逻辑电路分为组合逻辑电路和时序逻辑电路两大类。在组合逻辑电路中，数字信号是单向传递的，即只有从输入端到输出端的传递，没有从输出端到输入端的反向传递。构成组合逻辑电路的基本单元电路是逻辑门。其

59、特点是：电路某一时刻的输出，只取决于该时刻的输入，而与该时刻之前电路的状态无关。当电路输入的状态发生变化时，其输出的状态随着就发生变化。本章主要介绍：组合逻辑电路分析和设计的基本方法，典型组合逻辑部件编码器、译码器、加法器、数据选择器及常用数码显示器件的识别与使用。第3章 组合逻辑电路本章要点组合逻辑电路的分析与设计编码器及应用译码器及应用加法器及应用数据选择器及应用3.1 组合逻辑电路的分析与设计 组合逻辑电路可以有一个或多个输入端，也可以有一个或多个输出端。组合逻辑电路分析是指根据已知的逻辑电路，找出输出与输入之间的逻辑关系，进而判断其逻辑功能。组合逻辑电路设计是指根据给定的逻辑功能要求，

60、找出用最少的逻辑门来实现该逻辑功能的电路。 3.1.1 任务描述 1. 按图3.1所示连接电路，检查无误后接通电源。 图3.1 3人表决演示电路 3.1.1 任务描述 2. 闭合1个开关，观察发光二极管的发光情况，记录观察到的结果。 3. 闭合2个开关，观察发光二极管的发光情况，记录观察到的结果。 4. 闭合3个开关，观察发光二极管的发光情况，记录观察到的结果。 将每次操作观察到的发光二极管发光情况记录于表3.1。 3.1.1 任务描述 图3.2所示是2个开关闭合时，观察到的现象。 图3.2 闭合2个开关时观察到的现象 3.1.2 组合逻辑电路的分析 1. 分析方法 通常组合逻辑电路的分析，按

61、下述四个步骤进行。 第一步，根据给定的逻辑电路，写出逻辑函数表达式。其方法是：把电路分为若干级，逐级写出逻辑表达式，然后写出电路输出与输入之间的逻辑函数表达式。 第二步，对得到的逻辑函数表达式进行化简。其方法是：根据逻辑函数表达式的具体情况，综合应用公式化简法进行化简。 第三步，列真值表。其方法是：把各种可能的输入取值组合代入简化的逻辑函数表达式中，算出输出值。如果有n个输入信号，真值表应有2n种取值组合。 第四步，判断逻辑电路的逻辑功能。其方法是：根据真值表进行推理判断。在实际应用中，当逻辑电路很复杂时，一般难以用简明扼要的文字来归纳其逻辑功能，这时就用真值表来描述其逻辑功能。 3.1.2

62、组合逻辑电路的分析 2. 分析举例 【例3.1】 试分析图3.1所示电路的逻辑功能。 解：画出图3.1所示电路的逻辑图如图3.4所示。图3.4 例3.1的逻辑图 3.1.2 组合逻辑电路的分析 （1）根据图3.4所示写逻辑函数表达式。 K = L = M = Y =（2）化简逻辑函数。 Y = = S1S2+S2S3+S1S3 3.1.2 组合逻辑电路的分析 （3）列真值表，如表3.2所示。 3.1.2 组合逻辑电路的分析 （4）由真值表可知：只有当输入S1、S2、S3中有两个以上为1时，输出Y才为1。如果由3个人每人操作一只开关，合上开关时S值取1，表示同意，断开开关时S值为0，表示不同意；

63、输出Y为1时，表示多数同意，输出Y为0时，表示多数不同意。则：只有两个人以上合上开关时，输出Y才为1，表示多数同意。因此，该电路可以作为3人表决器。 3.1.3 组合逻辑电路的设计 1. 设计方法 通常组合逻辑电路的设计按下述四个步骤进行。 第一步，列真值表。其方法是：根据给定的实际逻辑问题，确定哪些是输入量、哪些是输出量，理清它们之间的逻辑关系；然后，对输入量赋值，列出真值表。 第二步，写逻辑函数表达式。其方法是：根据真值表写出逻辑函数表达式。 第三步，化简逻辑函数。 第四步，画出逻辑图。 3.1.3 组合逻辑电路的设计 2. 设计举例 【例3.2】 试设计举重裁判表决器。裁判规则为：设一个

64、主裁判和两个副裁判，只有当主裁判和至少一个副裁判判明举重成功时，运动员的试举才“成功”。 分析：本例有3名裁判，因此所设计的电路应有3个输入逻辑变量，主裁判A和两名副裁判B、C。举重过程中，杠铃完全举上的裁决由每位裁判按下自己面前的按钮来确定。按下按钮时，输入逻辑变量取值为1；不按按钮时，输入逻辑变量取值为0。运动员试举是否成功，由输出逻辑变量Y控制的指示灯来显示。Y输出为1，指示灯亮，表示试举成功；Y输出为0，指示灯不亮，表示试举不成功。3.1.3 组合逻辑电路的设计 解： （1）列真值表。根据题意列出真值表如表3.3所示。3.1.3 组合逻辑电路的设计 （2）写逻辑函数表达式。根据真值表写

65、出逻辑函数表达式为 （3）化简逻辑函数。3.1.3 组合逻辑电路的设计 （4）画逻辑图。根据化简后的逻辑函数表达式，画出的逻辑图如图3.6所示。 图3.6 例3.2的逻辑图3.1.3 组合逻辑电路的设计 用与非门实现的逻辑图如图3.7所示。 图3.7 用与非门实现的举重裁判表决器逻辑图3.1.3 组合逻辑电路的设计 举重裁决器制作电路，如图3.8所示。 图3.8 举重裁判表决器制作电路 3.2 编码器及应用 在数字电路中，通常把编码后的二进制数称为代码。根据编码规则的不同，常用的有二进制代码、二-十进制代码等。编码器是指能够实现编码功能的组合逻辑电路。能够实现二进制编码功能的组合逻辑电路称为二

66、进制编码器，能够实现二-十进制编码功能的组合逻辑电路称为二-十进制编码器。3.2.1 任务描述 1. 按图3.9所示连接电路，检查无误后接通电源。 图3.9 二进制编码演示电路 3.2.1 任务描述 2. 闭合开关SR时，观察发光二极管的发光情况，记录观察到的结果。 3. 闭合开关SY时，观察发光二极管的发光情况，记录观察到的结果。 4. 闭合开关SG时，观察发光二极管的发光情况，记录观察到的结果。 每次操作只能闭合一只开关，在某只开关闭合前，必须确保其他开关是断开的。将观察到的发光二极管发光情况记录于表3.4。 3.2.1 任务描述 图3.10所示是开关SY闭合时，观察到的现象。 图3.10

67、 闭合开关SY时观察到的现象 3.2.2 二进制编码器 1. 编码器的基本功能 二进制编码真值表如表3.5所示。表中，无输入指没有开关闭合，此时输出的代码为“00”。3.2.2 二进制编码器 由于每次操作只有一个输入信号，即输入IR、IY、IG具有互斥性，根据表3.5，将输出变量取值为1对应的输入变量相加，可得输出Y1、Y0与输入IR、IY、IG之间的逻辑关系表达式如下。Y0 = IR + IGY1 = IY + IG对Y1、Y0两次取非，得这2个表达式是搭建图3.9所示电路的依据。3.2.2 二进制编码器 一般而言，n位编码器可以对2n个输入信号进行编码，即编码器有2n个输入、n个输出。图3

68、.11所示是3位二进制编码器示意图，可以对8个输入信号进行编码。由于有8个输入、3个输出，通常称其为8线-3线编码器。图3.11 3位二进制编码器示意图3.2.2 二进制编码器 8线-3线编码器编码真值表如表3.6所示。3.2.2 二进制编码器 2. 优先编码器 在演示过程中，要求每次只能闭合一只开关，并且在某只开关闭合前必须保证其他开关是断开的。这种要求给实际应用带来了很大的不便。为了方便使用，通常给输入信号排定一个优先顺序，当同时有几个信号输入时，编码器只对优先级高的信号进行编码。例如，若排定I7I0的优先顺序是I7最高、I6次之，依此类推，I0最低，则表3.6所示的8线-3线编码真值表可

69、转换为表3.7所示的8线-3线优先编码真值表。3.2.2 二进制编码器 表中的“”号表示：有优先级高的输入信号输入时，优先级低的输入信号有输入还是无输入，不影响编码器的输出。3.2.2 二进制编码器 3. 集成8线-3线优先编码器 集成8线-3线优先编码器74LS148、74LS348的引脚排列完全相同，如图3.12（a）所示。 图3.12（a） 74LS148的引脚排列 3.2.2 二进制编码器 图中： （5脚）为使能输入端，也称选通输入端或控制端，具有片选功能；（1013脚、14脚）为编码信号输入端， （6、7、9脚）为编码输出端； （14脚）为扩展输出端，级联应用时，作为输出位的扩展端；

70、 （15脚）为使能输出端，也称选通输出端；16脚为电源端，8脚为接地端。 3.2.2 二进制编码器 74LS148的逻辑符号如图3.12（b）所示。图3.12（b） 74LS148的逻辑符号3.2.2 二进制编码器 74LS148的功能表如表3.8所示。3.2.3 二-十进制编码器 二-十进制编码器的基本功能是将10个十进制数码转换为8421BCD码。因有10个输入、4位输出，通常称为10线-4线8421BCD编码器，其示意图如图3.14所示。 图3.14 二-十进制编码器示意图3.2.3 二-十进制编码器3.2.3 二-十进制编码器 在实际应用中，常用的二-十进制编码器是集成10线-4线84

71、21BCD优先编码器，如CD74HC147、74LS147等。如图3.15所示是CD74HC147的引脚排列和逻辑符号。 图3.15 二-十进制优先编码器CD74HC147 （a）引脚排列 （b）逻辑符号 3.2.4 编码器的应用 利用编码器74LS348与微控制器8051配合，只需要3条输入线就可以实现对8个不同点进行监控，监控电路连接如图3.16所示。 图3.16 编码监控电路 3.3 译码器及应用 译码是编码的逆过程。即：将编码器输出的代码所表示的原来的信号“翻译”出来。实现译码功能的电路称为译码器。在数字电路中，常用的译码器有二进制译码器、二-十进制译码器、显示译码器等 。3.3.1

72、任务描述 1. 按图3.17所示连接电路，检查无误后接通电源。 图3.17 二进制译码演示电路 3.3.1 任务描述 2. 闭合开关S1、S2，观察发光二极管的发光情况，记录观察到的结果。 3. 闭合开关S1、断开开关S2，观察发光二极管的发光情况，记录观察到的结果。 4. 断开开关S1、闭合开关S2，观察发光二极管的发光情况，记录观察到的结果。 5. 断开开关S1、S2，观察发光二极管的发光情况，记录观察到的结果。 3.3.1 任务描述 图3.18所示是开关S1闭合、S2断开时，观察到的现象。 图3.18 闭合S1、断开S2时观察到的现象 3.3.2 二进制译码器 1. 译码器的基本功能 二

73、进制译码真值表如表3.11所示。 3.3.2 二进制译码器 根据表3.11，可得 对YW、YR、YY、YG两次取非，得 这4个表达式是搭建图3.17所示电路的依据。3.3.2 二进制译码器 一般而言，译码器可以将n位输入代码翻译成2n个输出信号，即译码器有n位输入、2n个输出。图3.19所示是3位二进制译码器示意图，可以将输入的3位二进制代码，翻译成8个输出信号。由于有3位输入、8个输出，通常称其为3线-8线译码器。 图3.19 3位二进制译码器示意图 3.3.2 二进制译码器 2. 集成译码器 （1）74LS139 集成2线-4线译码器74LS139内含有2个相同的译码器，其引脚排列、逻辑符

74、号如图3.20所示。其中：17脚为一个2线- 4线译码器，915脚为另一个2线- 4线译码器，每一个译码器有1个使能输入端 、2个二进制码输入端A1A0、4个输出端Y3Y0。 图3.20 集成2线- 4线译码器74LS139 3.3.2 二进制译码器 74LS139中，一个译码器的功能表如表3.13所示。3.3.2 二进制译码器 （2）74LS138 集成3线-8线译码器74LS138的引脚排列、逻辑符号如图3.21所示。 图3.21 集成3线- 8线译码器74LS138 3.3.2 二进制译码器 74LS138的功能表如表3.14所示。 3个使能输入端中，只要STA为低电平“0”或 、 中有

75、一个为高电平“1”，译码器就禁止工作，输出端为高电平“1”。只有STA为高电平“1”、 为低电平“0”、 电平“0”同时满足时，译码器才可以工作，输出由输入的代码决定。 3.3.3 二-十进制译码器 二-十进制译码器的功能是将BCD码翻译成10个输出信号，对应于原编码的输入信号。由于有4位输入、10个输出，通常称为4线-10线译码器。 集成4线-10线译码器有74LS42，74LS43等。其中74LS42为8421BCD译码器，其引脚排列、逻辑符号如图3.23所示。图3.23 集成4线- 10线译码器74LS423.3.4 显示译码器 在数字电路中，经常需要把数字、符号、文字等编码后的代码翻译

76、成人们熟悉的形式直观地显示出来。能够实现显示译码的组合逻辑电路称为显示译码器。通常，需要显示译码时，电路由两部分组成：一部分是显示器件，另一部分是译码器件。 3.3.4 显示译码器 1. 任务描述 （1）按图3.24所示连接电路，检查无误后接通电源。 图3.24 显示译码演示电路 3.3.4 显示译码器 （2）闭合开关S1S4，观察数码管的显示情况，记录观察到的结果。 （3）断开开关S4，观察数码管的显示情况，记录观察到的结果。 （4）闭合开关S4、断开开关S3，观察数码管的显示情况，记录观察到的结果。 （5）断开开关S4、断开开关S3，观察数码管的显示情况，记录观察到的结果。 （6）依次类推

77、，观察数码管的显示情况，记录观察到的结果。 3.3.4 显示译码器 图3.25所示是开关S1、S2闭合，开关S3、S4断开时，观察到的现象。 图3.25 闭合S1、S2，断开S3、S4时观察到的现象 3.3.4 显示译码器 2. 显示器件 显示器件用来显示所需的数字、符号、文字等。显示器件有多种，常用的有LED数码管（显示数字）、LED阵列（显示符号、文字）等，如图3.26所示。 （a） LED数码管 （b） LED阵列 图3.26 显示器件 3.3.4 显示译码器 （1）LED数码管 LED数码管有共阳极、共阴极两种。共阳极数码管内7段发光二极管的正极连接在一起后，引出一个引脚，7段发光二极

78、管的负极分别引出一个引脚，各引脚的排列和内部连接示意图如图3.28所示。 图3.28 共阳极LED数码管 3.3.4 显示译码器 共阴极数码管内7段发光二极管的负极连接在一起后，引出一个引脚，7段发光二极管的正极分别引出一个引脚，各引脚的排列和内部连接示意图如图3.29所示。 图3.29 共阴极LED数码管3.3.4 显示译码器 （2）LED阵列 图3.26（b）所示的LED阵列由88个发光二极管组成。其中：每一行的8个发光二极管正极（或负极）连接在一起，引出一个电极；每一列的8个发光二极管负极（或正极）连接在一起，引出一个电极。当在行、列电极之间加上适当的电压时，行、列交差位置的发光二极管被

79、点亮发光。通过选择点亮相应的发光二极管，就可组成所需显示的文字、符号等。 3.3.4 显示译码器 3. 显示译码器 显示译码器需要与显示器件配合才能实现显示译码功能。与LED数码管配合，实现显示译码功能的常用显示译码器有74LS47、74LS247、74LS48等。由于有4位输入、7个输出，通常称为4线-7线译码器。 3.3.4 显示译码器 （1）74LS247 74LS47、74LS247的引脚排列如图3.30所示，它们的区别只是显示“6”、“9”的字形不同。 图3.30 4线-7线译码器74LS247 3.3.4 显示译码器 74LS247的功能表如表3.17所示。 3.3.4 显示译码器

80、 （2）74LS48 74LS48的引脚排列和逻辑符号如图3.31所示。 图3.31 4线-7线译码器74LS48 3.3.4 显示译码器 74LS48为高电平输出显示译码器，需要与共阴极数码管配对使用，应用电路如图3.32所示。图中，开关S3、S2、S1、S0用于设置8421BCD码输入。图3.32 74LS48应用电路 3.4 加法器及应用 能够实现二进制数相加的组合逻辑电路称为加法器。根据进位方式的不同，加法器可分为串行进位加法器和超前进位加法器。3.4.1 任务描述 1. 按图3.34所示连接电路，检查无误后接通电源。图3.34 二进制数加演示电路 3.4.1 任务描述 2. 闭合开关

81、S1、S2、S3，观察发光二极管的发光情况，记录观察到的结果。 3. 断开开关S3，观察发光二极管的发光情况，记录观察到的结果。 4. 断开开关S2，闭合开关S3，观察发光二极管的发光情况，记录观察到的结果。 5. 断开开关S2、S3，观察发光二极管的发光情况，记录观察到的结果。 6. 断开开关S1，闭合开关S2、S3，并依次类推，观察发光二极管的发光情况，记录观察到的结果。 3.4.1 任务描述 图3.35所示是开关S1、S2、S3断开时，观察到的现象。图3.35 开关S1、S2、S3断开时观察到的现象 3.4.2 加法器 1. 加法器的基本功能 1位二进制数加真值表如表3.20所示。 3.

82、4.2 加法器 由表3.20可写出Si、Ci的逻辑表达式为 上式改写为 这2个表达式是搭建图3.34所示电路的依据。3.4.2 加法器 通常，将能够实现2个1位二进制数及低位来的进位相加的组合逻辑电路称为全加器，其逻辑符号如图3.36所示。 图3.36 全加器的逻辑符号 将多个全加器依次级联，便构成了串行进位加法器，如图3.37所示。 图3.37 4位串行进位加法器 3.4.2 加法器 串行进位加法器电路简单，连接方便。但由于必须在低位的进位产生并送到高位后，才能在高位得到相加的结果，因此，运算速度较慢。 为了提高加法运算速度，可采用超前进位的方式。构成超前进位加法器的基本思路是：根据各位的输

83、入，同时预先产生每一个的进位，而不需要等到低位的进位送来后才产生。这种结构提高了运算速度，但增加了电路的复杂性。当位数较多时，通常采用分组的方式将多位二进制数每4位分为1组，组内采用超前进位，组与组之间采用串行进位。 3.4.2 加法器 2. 集成加法器 集成加法器有超前进位加法器74LS283、串行进位加法器74LS183等。 （1）74LS283 74LS283是4位超前进位加法器，引脚排列、逻辑符号如图3.38所示。 图3.38 4位超前进位加法器74LS2833.4.2 加法器 （2）74LS183 74LS183内含有2个独立的1位二进制加法器，引脚排列如图3.40所示。其中1、3、

84、4、5、6脚构成1个加法器，8、10、11、12、13脚构成1个加法器，14脚接供电电源，7脚接地。 图3.40 74LS183的引脚排列 3.4.3 加法器的应用 数字电路中，加、减、乘、除四则运算都可以用加法器来实现。加法器与移位寄存器配合，可实现乘、除运算。图3.42所示是用74LS283和逻辑门配合实现不带符号的4位二进制数相减逻辑电路。 图3.42 4位二进制数减逻辑电路3.4.3 加法器的应用 该电路设计的依据是：两个二进制数相减，等于被减数与减数每一位取反后相加，再加1。 减数的每一位取反，用异或门实现。由异或表达式Y=AB + 可知，若取A=1，则Y= ，因此将异或门的A输入端

85、接1，其输出端就是B取反。 最后的加1，采用将低位的进位设置为1来实现。3.5 数据选择器及应用 在选择控制信号（地址码）控制下，能够实现从多个输入数据中选择一个数据传送到输出端的组合逻辑电路，称为数据选择器。数据选择器又称为“多路开关”，根据输入数据的个数，分为2选1、4选1、8选1数据选择器等。3.5.1 任务描述 1. 按图3.43所示连接电路，检查无误后接通电源。 图3.43 4选1数据选择演示电路3.5.1 任务描述 2. 闭合DIP2开关的S2、S1，任意设置DIP1开关的S4、S3、S2，分别闭合、断开DIP1开关的S1，观察发光二极管的发光情况；改变DIP1开关的S4、S3、S

86、2设置，观察发光二极管发光情况的变化；记录观察到的结果。 3. 闭合DIP2开关的S2，断开DIP2开关的S1，任意设置DIP1开关的S4、S3、S1，分别闭合、断开DIP1开关的S2，观察发光二极管的发光情况；改变DIP1开关的S4、S3、S1设置，观察发光二极管发光情况的变化；记录观察到的结果。 3.5.1 任务描述 4. 断开DIP2开关的S2，闭合DIP2开关的S1，任意设置DIP1开关的S4、S2、S1，分别闭合、断开DIP1开关的S3，观察发光二极管的发光情况；改变DIP1开关的S4、S2、S1设置，观察发光二极管发光情况的变化；记录观察到的结果。 5. 断开DIP2开关的S2、S

87、1，任意设置DIP1开关的S3、S2、S1，分别闭合、断开DIP1开关的S4，观察发光二极管的发光情况；改变DIP1开关的S3、S2、S1设置，观察发光二极管发光情况的变化；记录观察到的结果。3.5.1 任务描述 图3.44所示是DIP2开关的S2断开、S1闭合时，观察到的现象。 （b） DIP1的S3断开、其他任意 （a） DIP1的S3闭合、其他任意 图3.44 DIP2的S2断开、S1闭合时观察到的现象 3.5.2 数据选择器 1. 数据选择器的基本功能 4选1数据选择器的真值表如表3.23所示。3.5.2 数据选择器 由表3.23所示的真值表可知，数据选择器在地址码A1A0控制下，可以

88、实现从4个输入数据D3、D2、D1、D0中选择1个数据传送到输出端Y。这种关系可以用图3.45所示的示意图来形象描述。图3.45 4选1数据选择器示意图 3.5.2 数据选择器 2. 集成数据选择器 在实际应用中，数据选择器制成了集成逻辑部件，常用的有74LS157（2选1）、74LS153（4选1）、74LS151（8选1）、74LS253（3态4选1）、CD4512（CMOS，8选1）等。 3.5.2 数据选择器 （1）74LS153 74LS153是一款集成双4选1数据选择器，其引脚排列、逻辑符号如图3.46所示。其中2、14脚为公用地址码输入端，1、3、4、5、6、7脚构成1个4选1数

89、据选择器，9、10、11、12、13、15脚构成1个4选1数据选择器，16脚接供电电源；8脚接地。图3.46 双4选1数据选择器74LS1533.5.2 数据选择器 74LS153的功能表如表3.24所示。 74LS253的引脚排列、基本逻辑功能与74LS153相同。不同的是：使能输入端 =1时，74LS253的输出为高阻态。 3.5.2 数据选择器 （2）74LS151 74LS151是集成8选1数据选择器，其引脚排列、逻辑符号如图3.47所示。 图3.47 8选1数据选择器74LS1513.5.2 数据选择器 （3）CD4512 CD4512是CMOS集成8选1数据选择器，其引脚排列、逻辑

90、符号如图3.48所示。 图3.48 CMOS集成8选1数据选择器CD45123.5.3 数据选择器的应用 数据选择器的应用比较灵活，可以用来设计控制电路、也可以用来实现各种逻辑函数。图3.49所示是用8选1数据选择器设计的路灯控制电路，能够在4个不同地点独立地实现开灯和关灯。图3.49 路灯控制电路 3.5.3 数据选择器的应用 该电路的设计过程如下。 1. 列真值表 设4个不同地点的控制开关分别为S1、S2、S3、S4，且为触摸开关。没有触摸时，输入为0；触摸时，输入为1。根据控制要求：当4个触摸开关触摸的总次数为奇数次时，输出为1，开灯；当4个触摸开关触摸的总次数为偶数次时，输出为0，关灯

91、。于是，控制电路的真值表如表3.27所示。 3.5.3 数据选择器的应用3.5.3 数据选择器的应用 2. 变量降维 用8选1数据选择器实现路灯控制时，由于只有3个控制输入端，而控制开关有4个，因此必须做变量降维处理。由表3.27可得，路灯控制电路的卡诺图如图3.50（a）所示。以S4为降维变量，将S4的取值与小方格中的值进行比较，便得降维后的卡诺图如图3.50（b）所示。（a） 4变量 （b） 以S4降维 图3.50 路灯控制电路卡诺图 3.5.3 数据选择器的应用 由图3.50（b）的卡诺图可知，将S4作为数据D0、D3、D5、D6输入， 将作为数据D1、D2、D4、D7输入，即得用8选1

92、数据选择器实现的路灯控制电路如图3.49所示。技能实训 任务1 制作三人表决器。 任务2 制作数码管显示电路。本章小结 （1）本章重点介绍了组合逻辑电路分析与设计的基础知识，典型组合逻辑部件编码器、译码器、加法器、数据选择器的识别与使用，常用数码显示器件的识别与使用。 （2）组合逻辑电路的输出只与当时的输入有关，而与电路的以前状态无关。输出与输入的关系具有即时性，不具备记忆功能。 （3）组合逻辑电路分析的步骤是：根据给定的逻辑电路，写出逻辑函数表达式；化简逻辑函数表达式；列真值表；判断逻辑电路的逻辑功能。 （4）组合逻辑电路设计的步骤是：根据给定的实际逻辑问题，列出真值表；写出逻辑函数表达式；

93、化简逻辑函数；画出逻辑图。本章小结 （5）能够实现编码功能的组合逻辑电路称为编码器。常用的有二进制优先编码器和二-十进制优先编码器等。当有多个信号输入时，优先编码器对优先级高的输入信号优先编码。 （6）能够实现译码功能的组合逻辑电路称为译码器。常用的有二进制译码器、二-十进制译码器、显示译码器等。显示译码时，显示译码器要与数码管搭配使用。共阳极的数码管与低电平输出的74LS47、74LS247搭配，共阴极的数码管要与高电平输出的74LS48搭配。由于74LS48的价格比74LS47、74LS247高很多，实训时通常选择共阳极的数码管与低电平输出的74LS47、74LS247搭配。本章小结 （7

94、）能够实现二进制数相加的组合逻辑电路称为加法器。有串行进位加法器（如74LS183）和超前进位加法器（如74LS283）两种类型。当需要多位二进制数相加时，为了提高运算速度而又使电路不至于态复杂，通常采取分组的方式，将多位二进制数每4位分为1组，组内选用超前进位加法器，组与组之间采用串行进位。 （8）在选择控制信号（地址码）控制下，能够实现从多个输入数据中选择一个数据传送到输出端的组合逻辑电路，称为数据选择器。常用的数据选择器有74LS157（2选1）、74LS153（4选1）、74LS151（8选1）、74LS253（3态4选1）、CD4512（CMOS，8选1）等。第4章 触发器 触发器是

95、一种能存储一位二进制数码的基本电路，它能够自行保持“1”或“0”两个稳定的状态，又称为双稳态电路。在不同的输入信号作用下，其输出可以置成1态或0态，并且当输入信号消失后，触发器获得的新状态能保持下来。 触发器是数字电路中广泛应用的器件之一，在计数器、智力抢答器、计算机、数码相机、数字式录音机中都能见到它。本章主要介绍：RS触发器的基本逻辑功能，集成JK触发器的识别、逻辑功能及应用，集成D触发器的识别、逻辑功能及应用。第4章 触发器本章要点RS触发器及应用JK触发器及应用D触发器及应用4.1 RS触发器 RS 触发器从电路结构上可分为基本RS 触发器、同步RS 触发器两类。其中，基本RS 触发器

96、是组成其他触发器的基础。4.1.1 任务描述 1. 按图4.1所示连接电路，闭合开关 S2、断开S1；观察发光二极管的发光情况，记录观察到的结果。再依次断开开关S2、闭合S1；断开开关S2、S1；闭合开关S2、S1；观察发光二极管的发光情况，将观察到的结果分别记录于表4.1。图4.1 TL集成逻辑门 图4.2 断开S2、闭合S1时观察到的现象 4.1.2 基本RS触发器 1. 电路组成 基本RS触发器又称为RS锁存器，逻辑电路如图4.3（a）所示，它有2个输入端 、 ，2个互为对立的输出端Q、 。 它的逻辑符号如图4.3（b）所示，图中输入端的小圆圈表示触发信号为低电平有效。图4.3 基本RS

97、触发器 （a）逻辑电路（b）逻辑符号 2. 逻辑功能 如果将演示过程中开关S1闭合看作 = 0，断开看作 = 1输入；开关S2闭合看作 = 0，断开看作 = 1输入； 发光二极管VD1亮看作Q = 1，不亮看作Q = 0；发光二极管VD2亮看作 =1，不亮看作 = 0。 并将触发器的原状态标记为Qn（称为现态）；触发器输入端加入信号后建立的新状态标记为Qn+1（称为次态）。 则表4.1可转换为表4.2所示的基本RS触发器的部分逻辑功能表。表表4.2 基本基本RS触发器的部分逻辑功能表触发器的部分逻辑功能表 Q nQ n+1 n+1010010110110010101101100111110由表

98、4.2可知基本RS触发器的逻辑功能： 当 = 0、 = 1时，则Q = 0， = 1，触发器被置于“0”；当 =1、 = 0时，则Q = 1， = 0，触发器被置于“1”；当 = 1、 = 1时，则Q与均保持不变，即Q原来为0仍然为0，Q原来为1仍然为1。注意：当 = = 0时，不管电路原来状态如何，Q= =1， 这是不允许出现的。因为，若此后 时，则无法确定基本RS 触发器是处于“1”状态还是“0”状态。 因此，在正常工作时，输入信号要 遵守： 的约束条件，即不 允许 、 同时为 0。图4.4 、 同时为0的输出现象3.逻辑功能的表示方法 触发器的逻辑功能除了用功能表表示外，还可以用特性表、

99、特性方程、状态转换图和时序图来表示。这些表示方法在本质上是一致的，并可以相互转换。（1）特性表 由表4.2可知：触发器的次态（Qn+1）不仅与输入信号取值有关，还与触发器原来所处的状态Qn（现态）有关。若把 、 、Qn作为输入逻辑变量，则基本RS触发器的次态Qn+1与 、 和Qn的逻辑关系，如表4.3（a）所示。表4.3（a）称为基本RS触发器的功能表。 表表4.3（a） 基本基本RS触发器的功能表触发器的功能表 QnQ n+1说 明0 1 00 1 1 0 0置01 0 01 0 111置11 1 01 1 1 0 1保持0 0 00 0 1 不确定 不确定 禁用表4.3（a）简化后，如表4

100、.3（b）所示，称为基本RS触发器的特性表。 Q n+1说 明0 10置01 01置11 1Qn保持0 0不确定禁用表表4.3（b） 基本基本RS触发器的特性表触发器的特性表（2）特性方程 描述触发器逻辑功能的函数表达式，称为特性方程或状态方程。它其实就是Qn+1的逻辑表达式。根据表4.3（a）所示，可画出基本RS触发器的卡诺图，如图4.5所示。借助卡诺图化简后，可得基本RS触发器的特性方程为 约束条件：图4.5 基本RS触发器的卡诺图（3）状态转换图 触发器的功能还可以用图4.6所示的状态转换图更形象地表示。状态转换图同样可以由基本RS触发器的特性表导出。图4.6 基本RS触发器的状态转换图

101、（4）时序图 触发器逻辑功能的描述，还可用时序图（又称为波形图）来描述。当给定 和 的波形时，可根据特性表4.3（b）画出Q和 的波形图，如图4.7所示。图4.7 用与非门构成的基本RS触发器的时序图4. 应用实例 在调试数字电路时，经常要用到单次脉冲信号，即拨一下开关只产生一个脉冲信号。由于开关触点的金属片有弹性，所以拨动开关时触点常发生抖动，造成多个脉冲输出，给电路调试带来困难。用基本RS触发器和开关可构成防开关抖动的单次脉冲输出电路，如图4.8所示。图4.8 防开关抖动的单次脉冲输出电路4.1.3 同步RS触发器 在数字电路中，为协调各部分的动作，常常要求某些触发器在同一时刻动作。因此，

102、必须引入同步信号，使这些触发器只有在同步信号到达时才按输入信号改变状态。通常把这个同步信号叫做时钟信号，亦称为时钟脉冲，简称为时钟，用CP表示。 这类受时钟信号控制的触发器称为时钟触发器，又称为同步触发器。受时钟信号控制的RS触发器，称为同步RS触发器。1. 电路组成 同步RS触发器的逻辑电路如图4.9（a）所示，有3个输入端：CP（时钟）、R（置“0”）、S（置“1”）; 2个输出端Q、 。同步RS触发器的逻辑符号如图4.9（b）所示。（a） 逻辑电路 （b） 逻辑符号图4.9 同步RS触发器当CP = 0时，不论R和S端输入如何，门G3和门G4的输出均为高电平，基本RS触发器的 = = 1

103、，触发器维持原来的状态不变；当CP = 1时，触发器才会由R、S端的输入状态来决定其输出状态。因此，在同步RS触发器中，输入信号决定触发器输出的状态，时钟信号决定触发器状态改变的时刻。2. 逻辑功能（1）特性表 同步RS触发器的逻辑功能与基本RS触发器相同，但只有CP=1时状态才能随输入R、S的变化而变化，且R、S是高电平有效。其特性表如表4.4所示。表4.4 同步RS触发器的特性表CPRSQ n+1逻辑功能0Q n保持100Q n保持1011置11100置0111不确定禁用（2）特性方程及状态转换图 由表4.4可知，其特性表和基本RS触发器内容相似。将Qn+1作为输出变量，把S、R和Qn作为

104、输入变量，画出卡诺图，如图4.10所示。根据卡诺图，化简后得特性方程为 约束条件：SR=0CP=1有效图4.10 同步RS触发器的卡诺图同步RS触发器的状态转换图，如图4.11所示。图4.11 同步RS触发器的状态转换图3. 同步RS触发器存在的空翻现象 在一个时钟周期的整个高电平期间或低电平期间，触发器的状态都能随输入信号变化而改变的触发方式称为电平触发。 采用电平触发时，在一个时钟周期内，输入发生了变化，输出就跟着变化（输出变化习惯上称为翻转）。 通常，将一个时钟周期内触发器的状态发生多次翻转的现象称为空翻，如图4.12所示。 空翻是一种有害的现象，它使得 时序电路不能按时钟节拍工作， 造

105、成系统的误动作。 图4.12 同步RS触发器的空翻现象 空翻现象产生的原因是同步RS触发器结构上的不完善。为了克服空翻现象，并将RS触发器的约束条件加以利用，可在电路结构上加以改善，制造出性能更好的触发器，如JK触发器、D触发器。 4.2 JK触发器 JK触发器的输入没有约束。由于采用边沿触发方式将触发器的状态翻转控制在时钟信号（CP）的上升沿（或下降沿）到来的一瞬间，从而大大提高了触发器工作的可靠性和抗干扰能力。 边沿触发时，上升沿触发用“”或“”表示，下降沿触发用“”或“”表示。4.2.1 任务描述1.按图4.13所示连接电路， （1）接通电源，闭合开关S0， 开关S1 、S2处于任意状态

106、， 观察发光二极管的发光情况， 记录观察到的结果。（2）保持S1 、S2的状态， 观察开关S0由闭合到断开的 瞬间发光二极管发光情况， 图4.13 JK触发器逻辑功能演示电路（3）保持S0断开，开关S1 、S2处于任意状态，观察发光二极管的发光情况，（4）闭合开关S1、断开开关S2，观察开关S0由断开到闭合的瞬间发光二极管发光情况，（5）断开开关S1、闭合开关S2，观察开关S0由断开到闭合的瞬间发光二极管发光情况，（6） 闭合开关S1、S2，观察开关S0由断开到闭合的瞬间发光二极管发光情况，（7）断开开关S1、S2，观察开关S0由断开到闭合的瞬间发光二极管发光情况，记录观察到的结果；连续操作开

107、关S0，观察开关S0由断开到闭合的瞬间发光二极管发光情况，将以上观察到的结果分别记录于表4.5。4.2.2 JK触发器的功能1. 特性表 如果将演示过程中开关闭合看作0，断开看作1；开关由闭合到断开瞬间看作脉冲上升沿，由断开到闭合看作脉冲下降沿；发光二极管亮看作1，不亮看作0；开关状态任意用“”表示。则表4.5可转换为表4.6所示的JK触发器的特性表。 CPJK Qn+1说明 0、1Qn 保持010置0101置100Qn保持11 n+1翻转表表4.6 JK触发器的特性表触发器的特性表由特性表可知，JK触发器具有保持、置0、置1、翻转功能。2. 特性方程及状态转换图 由表4.6所示的JK触发器的

108、特性表，画出JK触发器的卡诺图，如图4.15所示。根据卡诺图，化简后得特性方程为CP有效图4.15 JK触发器的卡诺图JK触发器的状态转换图，如图4.16所示。图4.16 JK触发器的状态转换图 74LS112内部含有两个相同的JK触发器，每个触发器都带有异步控制端 、 。 只要在 或 端加入低电平“0”（不能同时为“0”），就可以立即将触发器置“0”或置“1”，而不受时钟信号和输入信号的控制。通常，称 为异步置位端，称 为异步复位端。 触发器在时钟信号控制下正常工作时，应使 、 接高电平或悬空。图4.17 下降沿触发的JK触发器逻辑符号 采用上升沿触发的集成JK触发器有HCF4027、CD4

109、027 等，它们属于CMOS 电路。 图4.18 所示是HCF4027 的实物图、引脚排列和逻辑符号，其内部含有2个JK触发器。HCF4027、CD4027 的异 步控制端为高电平“1”有效，正常使用时应接低电平“0”。（a） 实物图 （b） 引脚排列 （c） 逻辑符号图4.18 上升沿触发的集成JK触发器HCF40272. JK 触发器的应用 JK 触发器的应用比较广泛，可以组成其他触发器、计数器等。图4.19（a）所示是由JK 触发器组成的异步二五十进制计数器74LS90，其内部逻辑电路由4个JK 触发器连接而成，如图4.19（b）所示。计数器的识别和使用将在5.1.3节介绍。(a) 74

110、LS90 (b) 内部逻辑电路 图4.19 JK触发器的应用4.3 D触发器4.3.1 任务描述1.按图4.20所示连接电路， 接通电源，（1）断开开关S1，开关S2处于任意状态，观察发光二极管的发光情况，记录观察到的结果。（2）开关S2处于任意状态，观察开关S1由断开到闭合的瞬间发光二极管发光情况； 图4.20 D触发器逻辑功能演示电路（3）保持S1闭合，开关S2处于任意状态，观察发光二极管的发光情况；（4）闭合开关S2，观察开关S1由闭合到断开的瞬间发光二极管发光情况；（5）断开开关S2，观察开关S1由闭合到断开的瞬间发光二极管发光情况； 依次将观察到的发光二极管发光情况记录于表4.8。

111、4.3.2 D触发器的功能1. 特性表 如果将演示过程中开关闭合看作0，断开看作1；开关由闭合到断开瞬间看作脉冲上升沿，由断开到闭合瞬间看作脉冲下降沿；发光二极管亮看作1，不亮看作0；开关状态任意用“”表示。则表4.8可转换为表4.9所示的D触发器的特性表。 表4.9 D触发器的特性表CP DQn+1说明0、1、Qn保持不变11置100置0由特性表可知，D触发器具有置0、置1功能。 2. 特性方程及状态转换图 观察D触发器的特性表，可直接写出特性方程为 Qn+1=D CP有效 D触发器的状态转换图，如图4.22所示。图4.22 D触发器的状态转换图4.3.3 D触发器的应用1. 集成D触发器

112、图4.20中的74LS74为TTL集成双D触发器，采用上升沿触发，逻辑符号如图4.23所示。74LS74内部每个D触发器的异步控制端 、 为低电平有效。当 = 0、 = 1时，立即将触发器置位为Q = 1；当 = 1、 = 0时，立即将触发器复位为Q = 0。图4.20 上升沿触发的D触发器逻辑符号 CMOS集成双D触发器CD4013的实物图、引脚排列和逻辑符号如图4.24所示，采用上升沿触发。异步清0、置1端高电平有效，正常使用时应接低电平。（a）实物图 （b）引脚排列 （c）逻辑符号图4.24 CMOS集成双D触发器CD40132. D触发器的应用 在实际应用中，D触发器的使用也比较广泛。

113、用D触发器可以组成寄存器、抢答器、计数器等功能性器件。图4.25（a）所示是由D触发器组成的集成寄存器74LS175，其内部逻辑电路如图4.25（b）所示。74LS175的逻辑功能和使用在5.2.2节介绍。 (a) 集成寄存器74LS175 (b) 74LS175内部逻辑电路图4.25 D触发器的应用技能实训 任务1 根据图4.30、4.31、4.32所示，测试触发器的逻辑功能。图4.31 集成D触发器逻辑功能测试电路图4.30 JK触发器逻辑功能测试电路图4.32 T触发器逻辑功能测试电路技能实训任务2 根据图4.33所示，制作四人抢答器。图4.33 四人抢答器的逻辑电路本章小结（1）本章重

114、点介绍了RS触发器的基本逻辑功能，集成JK触发器的识别、逻辑功能及应用，集成D触发器的识别、逻辑功能及应用。（2）触发器具有记忆功能，有两种可能的稳定状态，0态或1态。触发器的输入决定触发器的状态，时钟脉冲决定触发器状态翻转的时刻。（3）根据结构不同，触发器分为基本RS触发器、同步RS触发器和边沿触发器等。根据逻辑功能不同，触发器分为RS触发器、JK触发器和D触发器等。（4）基本RS触发器是构成其它触发器的基础，它的结构最简单。JK触发器和D触发器是最常用的两种触发器。D触发器结构比较简单，功能单一。JK触发器是多功能触发器，可以方便地构成D触发器、计数器、寄存器等功能性器件。（5）触发器的逻

115、辑功能可以用特性表、卡诺图、特性方程、状态图和时序图等5种方式来描述。触发器的特性方程是 表示其逻辑功能的重要逻辑函数，在分析和设计时序逻辑电路时常用来作为判断电路状态转换的依据。 不同触发器的特性方程归纳如下。 同步RS触发器 约束条件: JK触发器 Qn+1=J+ Qn （CP或有效） D触发器 Qn+1=D T触发器 （6）集成触发器产品通常为D触发器和JK触发器。在选用集成触发器时，不仅要知道它的逻辑功能，还必须知道它的触发方式，只有这样，才能正确的使用好触发器。第5章 时序逻辑电路 时序逻辑电路是一种重要的数字逻辑电路，其特点是电路任何一个时刻的输出状态不仅取决于当时的输入信号，而且

116、与电路的原状态有关，具有记忆功能。 构成组合逻辑电路的基本单元是逻辑门，而构成时序逻辑电路的基本单元是触发器。 时序逻辑电路在实际中的应用很广泛，数字钟、交通灯、计算机、电梯的控制盘、门铃和防盗报警系统中都能见到。本章主要介绍典型的时序逻辑部件：集成计数器的识别与应用，集成寄存器的识别与应用；时序逻辑电路的分析和设计。第5章 时序逻辑电路本章要点计数器及应用寄存器及应用时序逻辑电路的分析与设计5.1 计数器及应用 计数器在计算机及各种数字仪表中应用广泛，具有记忆输入脉冲个数的功能，还可以实现分频、定时等。5.1.1 任务描述 (1)按图5.1所示连接电路，检查无误后接通电源。 (2)闭合开关S

117、，观察发光二极管的发光情况，记录观察到的结果；输入时钟脉冲，再观察发光二极管的发光情况; (3)断开开关S，输入时钟脉冲，观察发光二极管的发光情况；连续输入时钟脉冲，观察发光二极管的发光情况，依次将观察到的结果记录于表5.1。图5.2 S断开，来第2个CP时观察到的现象 图5.1 计数器演示电路5.1.2 计数器的基本功能与分类1. 计数器的基本功能 如果将演示过程中的开关S闭合看作是“0”、断开看作 是“1”，用替换S；将发光二极管“亮”看作是“1”、“亮” 看作是“0”，用Qn替换对应的发光二极管；则表5.1可 转换为计数器状态转换表，如表5.2所示。输 入输 出对应的十进制数CP1Q3Q

118、2Q10000100000110011120102130113141004151015161106171117表5.2 计数器状态转换表 由表5.2可知，当时钟脉冲（CP1）作为计数脉冲输入时，计数器输出的状态与输入的计数脉冲个数对应的二进制数一致。因此，由计数器的输出状态可判断出输入了多少个计数脉冲，即计数器可以实现计数功能。2. 计数器分类 根据触发器的触发方式可分为计数器 根据进位规则不同可分为同步计数器异步计数器二进制计数器十进制计数器任意进制计数器 同步计数器的特点是构成计数器的所有触发器共用同一个时钟脉冲，触发器的状态同时更新，计数速度快；而异步计数的特点是构成计数器的触发器不共用

119、同一个时钟脉冲，所有触发器更新状态的时刻不一致，计数速度相对较慢。 在实际应用中，计数器是以集成电路形式存在的，主要有集成二进制计数器、集成十进制计数器两大类，其他进制计数器可由它们通过外电路设计来实现。在每一大类计数器中，又以同步与异步、加计数与可逆计数来细分。注意：5.1.3 二进制计数器及应用 遵循二进制计数规则计数的计数器称为二进制计数器。通常，由4位触发器构成的集成二进制计数器，通过引脚选择可组成二-八-十六进制计数器。在外电路控制下，二进制计数器可实现十进制计数。如果将两个集成二进制计数器级联，还可以实现24进制计数、60进制计数等。1. 集成异步二进制计数器 图5.1所示演示电路

120、中所用的74LS197是一个集成异步二进制加计数器，其引脚排列和逻辑符号如图5.3（a）、（b）所示。 （a） 引脚排列 （b） 逻辑符号图5.3 集成异步二进制计数器74LS19774LS197的14个引脚中：13脚 是异步清零端；1脚CT/ 是计数和置数控制端，低电平“0”时置数，高电平“1”时计数；8脚CP0、6脚CP1是2个时钟脉冲输入端，采用下降沿触发；11、3、10、4脚D3D0是并行输入数据端；12、2、9、5脚Q3Q0是计数器输出端；14脚为供电电源端，7脚为接地端。 74LS197可以实现二-八-十六进制计数，其功能表如表5.3所示。输 入输 出说 明CPD3D2D1D0Q3

121、Q2Q1Q000000清零10d3 d2d1d0d3 d2d1d0置数11计 数CP0=CP、 CP1=Q0 ，16进制CP1= CP ，8 进制CP0=CP、 CP1=0/1， 2进制表5.3 74LS197的功能表由表5.3可知，74LS197具有如下功能。 当13脚 接低电平“0”时，计数器被清零，低电平电压最大值为0.8V。正常使用时，13脚 应接高电平“1”，高电平电压最小值为2V。 当1脚CT/ 接低电平“0”时，计数器置数，将11、3、10、4脚D3D0端等待输入的数据置入计数器。计数器置入数据后，将以置入的数据为起点，开始计数。正常计数时，1脚CT/ 应接高电平“1”。 当8脚

122、CP0接输入的计数脉冲（CP）、6脚CP1接5脚Q0输出时，在CP的下降沿，计数器进行十六进制计数。 只有6脚CP1接输入的计数脉冲（CP）时，在CP的下降沿，计数器进行八进制计数。 只有8脚CP0接输入的计数脉冲（CP）时，在CP的下降沿，计数器进行二进制计数。2. 集成同步二进制计数器 常用的集成同步二进制加计数器有74LS161、74LS163等。74LS161的实物图、引脚排列和逻辑符号如图5.4所示。 （a） 实物图 （b） 引脚排列 （c） 逻辑符号图5.4 集成同步二进制计数器74LS161 74LS161的16个引脚中：1脚 为异步清零端，9脚 是置数控制端，7脚CTP、10脚

123、CTT是计数器的工作状态控制端； 2脚CP是计数脉冲输入端，接计数器内部所有触发器的时钟脉冲输入端，实现触发器状态同步转换； 36脚D0D3是并行输入数据端，1114脚Q3Q0是计数器输出端；15脚CO是进位信号输出端，16脚为供电电源端，8脚为接地端。 74LS161的功能表如表5.4所示。输 入输 出说 明000000清零10d3 d2d1d0d3 d2d1d0置数1111计 数 1Q3Q1全1时，产生进位110保 持110保 持表5.4 74LS161的功能表由表5.4可知，74LS161具有如下功能。 当1脚 接低电平“0”时，计数器被清零，低电平电压最大值为0.8V。正常使用时，1脚

124、 应接高电平“1”，高电平电压最小值为2V。 当9脚 接低电平“0”时，计数器置数，将36脚D0D3端等待输入的数据置入计数器。计数器置入数据后，将以置入的数据为起点，开始计数。正常计数时，9脚 应接高电平“1”。 7脚CTP、10脚CTT全接高电平“1”时，在CP的上升沿，计数器进行十六进制计数。当Q3Q0全“1”时，产生进位，CO =1。 只要7脚CTP、10脚CTT中有一个接低电平“0”，计数器就处于保持状态。 74LS163的引脚排列与74LS161没有区别，但采用同步清零方式。即：当 0时，只有在CP上升沿到来时计数器才清零。74LS163的功能表如表5.5所示。表5.5 74LS1

125、63的功能表输 入输 出说 明000000清零10d3d2d1d0d3d2d1d0置数1111计 数1Q3Q1全1时，产生进位110保 持110保 持3. 二进制计数器的应用 计数器可构成分频电路，又称分频器，主要用来降低信号的频率，是数字系统中常用的电路。 分频器的输入信号频率fI与输出信号频率fO之比称为分频比N，N进制计数器可实现N分频。 灵活应用计数器，可以实现任意分频，如利用74LS161可以实现16分频、8分频、4分频、2分频，及16以内的任意分频。用74LS161构成的7分频逻辑电路如图5.5（a）所示，输入信号（CP1）与输出信号（CPO）的波形图如图5.5（b）所示。 图中，

126、每个CPI作用后，74LS161就加“1”，当输入第7个CPI后，Q2=Q1=Q0=1时，与非门输入全“1”、输出为“0”，计数器立即清零，并重新开始计数。此时，从CPO端输出脉冲宽度为1个CPI周期的负脉冲，从而实现7分频。 （a）逻辑电路图 （b）波形图 图5.5 二进制计数器74LS161构成的七分频器5.1.4 十进制计数器及应用 遵循十进制计数规则计数的计数器称为十进制计数器。常用的有集成异步十进制加计数器74LS90、集成同步十进制可逆计数器74LS192等。通过引脚选择、外电路控制、多个计数器级联，可用十进制计数器实现任意进制的计数。1. 集成异步十进制加计数器74LS9074L

127、S90具有二-五-十进制计数功能，时钟脉冲下降沿到来时，计数器状态改变，其引脚排列和逻辑符号如图5.6（a）、（b）所示。 （a） 引脚排列 （b） 逻辑符号 图5.6 集成异步十进制计数器74LS9074LS90的14个引脚中： 2脚R0A、3脚R0B是直接复位（清零）端，具有与逻辑关系；6脚S9A、7脚S9B是直接置9端；14脚CP0是二进制计数脉冲输入端，12脚Q0是二进制计数输出端；1脚CP1是五进制计数脉冲输入端，11、8、9脚Q3Q1是五进制计数输出端；5脚为供电电源端，10脚为接地端，4脚、13脚为空脚。 表5.6 74LS90功能表输 入输 出说 明CP0 CP1Q3 Q 2

128、Q 1 Q 010 0 0 0 0清零1 1 0 0 1置900 0Q 0输 出二进制计数 0 Q3Q 2Q 1输 出五进制计数 Q 0Q3Q 2Q 1Q 0输 出8421码十进制计数 Q 3 Q0Q3Q 2Q 1输 出5421码十进制计数74LS90的逻辑功能如表5.6所示。 由表5.6可知，74LS90具有如下功能。 2脚R0A、3脚R0B接高电平“1”时，计数器被清零，高电平电压最小值为2V。正常使用时，两个引脚中至少有1个应接低电平“0”，低电平电压最大值为0.8V。 6脚S9A、7脚S9B接高电平“1”时，计数器置数为9。正常计数时，两个引脚中至少有1个应接低电平“0”。 只从14脚

129、CP0加入计数脉冲时，实现二进制计数；只从1脚CP1加入计数脉冲时，实现五进制计数。 从14脚CP0加入计数脉冲、将Q0接到1脚CP1，实现8421码十进制计数；从1脚CP1加入计数脉冲、将Q3接到1脚CP0，实现5421码十进制计数器。2. 集成同步十进制可逆计数器74LS192 74LS192的其实物图、引脚排列和逻辑符号如图5.7所示。74LS192的16引脚中：5脚CPU是加计数脉冲输入端，4脚CPD是减计数脉冲输入端；14脚CR是清零端，11脚 是置数控制端；9、10、1、15脚D3D0是并行输入数据端，7、6、2、3脚Q3Q0是计数器输出端；12脚 为进位输出端，13脚 为借位输出

130、端；16脚为供电电源端，8脚为接地端。 （a） 实物图 （b）引脚排列 （c） 逻辑符号图5.7 集成同步十进制可逆计数器74LS19274LS192的功能表如表5.7所示。 输 入输 出说明CR10000清零00d3 d2d1d0d3 d2d1d0置数0111保 持011加计数011减计数表5.7 74LS192的功能表由表5.7可知，74LS192具有如下功能。 当14脚CR接高电平“1”时，计数器被清零，高电平电压最小值为2V。正常使用时，14脚CR应接低电平“0”，低电平电压最大值为0.8V。 当11脚 接低电平“0”时，计数器置数，将9、10、1、15脚D3D0端等待输入的数据置入计

131、数器。计数器置入数据后，将以置入的数据为起点，开始计数。正常计数时，9脚 应接高电平“1”。 5脚CPU、4脚CPD接高电平“1”时，计数器处于保持状态，输出端数据不改变。 4脚CPD接高电平“1”、5脚CPU接计数脉冲，在计数脉冲的上升沿作用下，进行十进制加计数。 5脚CPU接高电平“1”、4脚CPD接时钟脉冲，在计数脉冲的上升沿作用下，进行十进制减计数。 3. 十进制计数器的应用 图5.8所示是用2个集成异步十进制加计数器74LS90组成的六十进制计数器，当计数脉冲的周期为1s时，可作为数字钟的“秒”部分。图中：计数器A的Q2、Q1分别接至R0A、R0B端，当Q2、Q1同时为高电平时，将计

132、数器A清零，实现六进制计数；计数器B为十进制计数器，归零时，触发计数器A开始计数；2个计数器级联，实现六十进制计数。图5.8 两个十进制计数器组成的60进制计数器5.1.5 N进制计数器 在计数脉冲作用下，计数器中循环的状态个数称为计数器的模数，如八进制计数器的模数为8、十六进制计数器的模数为16、十进制计数器的模数为10。 所谓N进制计数器是指模数为除二进制、十进制以外任意值的计数器，也称为任意进制计数器，如模数为12的十二进制计数器、模数为60的六十进制计数器等。 获得N进制计数器常用的方法有两种：一是用时钟触发器和逻辑门进行设计，设计方法参阅5.3.2 ；二是利用已有的集成计数器，采用反

133、馈归零或反馈置数的方法来组成。 由于采用反馈归零或反馈置数的方法，利用已有的集成计数器组成N进制计数器电路结构非常简单，因此在实际应用中广泛采用。在利用集成计数器具体组成N进制计数器时，根据选用集成计数器的模数不同，应分两种情形来考虑。 1. N进制计数器的模数(N)小于集成计数器的模数(M) 当N进制计数器的模数小于集成计数器的模数时，用集成计数器组成N进制计数器的基本思路是设法跳过集成计数器M-N个多余的状态。 （1）用反馈清零法实现 采用反馈清零法的基本原理是当集成计数器从全0状态（记为S0）开始计数，经过N-1个状态后，设法产生一个清零信号，使集成计数器的下一个状态返回到全0状态，这样

134、就跳过了集成计数器的M-N个多余状态，从而得到N进制计数器。采用反馈清零法时应注意两点，否则很容易发生错误。 对异步清零方式的计数器，必须用SN状态产生清零信号。因为计数器一旦进入SN状态使变为低电平后，计数器立刻被清零，SN状态马上又消失了，所以SN状态只在这个极短的过渡过程中出现，而不存在于稳定的状态循环中。 对同步清零方式的计数器，由于变为低电平后计数器并不能立刻清零，还要等到下一个有效的CP边沿到达时，计数器才清零变成S0状态，所以必须用SN-1状态产生清零信号。因为计数器一旦进入SN-1状态使变为低电平后，计数器并不立刻被清零，因此SN-1状态也是稳定的状态循环中的一个状态。注意：【

135、例5.1】 试利用集成十进制计数器74LS90构成五进制计数器。解： 74LS90是异步十进制计数器，R0A、R0B是异步清零端，选择SNS5Q3Q2Q1Q00101时产生清零信号，取R0AR0BQ2nQ0n。S50101只是一个短暂状态，当Q3Q2Q1Q00101时，R0AR0B1，计数器立即清0，实现从0000 0100的五进制计数，电路连接如图5.9所示。图5.9 例5.1的逻辑图【例5.2】 试用74LS163设计一个十进制计数器。解：74LS163是同步二进制计数器， 是同步清零端，选择SN-1S9Q3Q2Q1Q01001产生清零信号，取 。S91001是一个稳定状态，当Q3Q2Q1

136、Q01001时， 0，此时再有一个CP上升沿，计数器被置为0000，实现从00001001的十进制计数，电路连接如图5.10所示。 图5.10 例5.2的逻辑图（2）反馈置数法 采用反馈置数法的基本原理是：在集成计数器的M个状态循环中，取任意一个状态（记为S0）为起始状态开始计数，经过N-1个状态以后，设法产生一个预置数信号，将计数器重新置为起始状态，这样就跳过了M-N个状态而得到N进制计数器。 采用反馈置数法组成N进制计数器时，也要注意两 点。 对异步置数的计数器，必须用SN状态产生置数信号。因为计数器一旦进入SN状态使变为低电平后，计数器立刻被置数，SN状态马上又消失了，所以SN状态只在这

137、个极短的过渡过程中出现，而不存在于稳定的状态循环中。注意： 对同步置数的计数器，由于变为低电平后计数器并不能立刻置数，还要等到下一个有效的CP边沿到达时，计数器才置数变为S0状态，所以必须用SN-1状态产生置数信号。因为计数器进入SN-1状态使变为低电平后，计数器并不立刻被置数，因此SM-1状态也是稳定的状态循环中的一个状态。 说明： 如果所设计的计数器在计数过程中跳过了产生进位输出的状态，那么进位输出端将没有输出信号。如果需要进位信号，必须另外产生。【例5.3】 试用集成二进制计数器74LS161设计一个十二进制计数器。解：74LS161是一个同步二进制计数器，是同步置数端，选择SN-1S1

138、1Q3Q2Q1Q01011时产生置数信号，取 S111011是一个稳定状态，当Q3Q2Q1Q01011时， 0，此时再有一个CP上升沿，计数器被置为0000，实现计数器从00001011的十二进制计数，电路连接如图5.11所示。图5.11 例5.3的逻辑图【例5.4】 试用集成十进制计数器74LS192设计一个五进制计数器。解：74LS192是一个同步十进制可逆计数器，是异步置数端，选择SNS5Q3Q2Q1Q0=0101产生置数信号，取 。S5=0101只是一个短暂状态，当Q3Q2Q1Q00101时， 0，计数器立即清0，实现从0000 0100的五进制计数，电路连接如图5.12所示：图5.1

139、2 例5.4的逻辑图2. N进制计数器的模数(N)大于集成计数器的模数(M) 当N进制计数器的模数大于集成计数器的模数时，可以用2个或2个以上的集成计数器级联起来得到一个MM进制计数器，使MMN，然后利用清零法或置数法，将这个MM进制计数器转换成N进制计数器。 在N可以分解为两个小于M的因数n1和n2相乘时，也可以先将两个M进制计数器分别改接为n1进制和n2进制的计数器，然后将这两个n1进制计数器和n2进制计数器级联，得到N进制计数器。【例5.5】 试用74LS90 组成一个二十三进制计数器。 解:用反馈清零法来实现。因为N=23、M=10，所以需要使用2个集成计数器74LS90，标记为C1和

140、C0。先将两组计数器均接成十进制计数器，然后将它们级联接成一百进制计数器。在此基础上，将C1的Q1和C0的Q1、Q0分别接至与门的输入端，与门的输出接C1和C0的清零端R0AR0B。工作时，在第23个计数脉冲作用后，计数器输出为0010 0011状态（十进制数23），C1的Q1与 C0的Q1、Q0同时为1，使与门输出高电平，即计数器C1和C0的清零端R0AR0B为高电平，计数器立即返回到0000 0000状态，从而实现二十三进制计数。其逻辑电路如图5.13所示。状态0010 0011仅在瞬间出现一下。图图5.13 例例5.5的逻辑图的逻辑图【例5.6】 试用74LS163构成一个八十二进制计数

141、器。解：74LS163的清零方式为同步清零，即当 =0后，必须要有CP的上升沿才能完成清零。一片74LS163的最大模数N=16，要构成N = 82进制计数器，应由两片74LS163芯片C1和C0完成。 先将它们级联接成1616 = 256进制计数器，在此基础上利用与非门反馈和计数器的同步清零功能，在出现81时产生清零信号。 由于(81)10=(01010001)2，所以，将高位芯片C1的Q2Q0和低位芯片C0的Q0分别接至与非门的输入端，与非门的输出端接C1和C0的清零端。工作时，在第81个脉冲作用后，计数器输出为01010001，C1的Q2、Q0与 C0的Q0同时为1，使与非门输出为低电平

142、，即C1和C0的=0，当第82个CP作用后，计数器立即返回到0000 0000状态，从而实现八十二进制计数。其逻辑电路如图5.14所示。图图5.14 例例5.6的逻辑图的逻辑图5.2 寄存器及应用 寄存器具有接收数码、存放或传递数码的功能，由触发器和逻辑门组成。其中，触发器用来存放二进制数，逻辑门用来控制二进制数的接收、传送和输出。由于一个触发器只能存放1位二进制数，因此，存放n位二进制数的n位寄存器，需要n个触发器来组成。 寄存器有数码寄存器和移位寄存器2种。输入输出方式有并入-并出、并入-串出、串入-并出、串入-串出4种。当寄存器的每一位数码由一个时钟脉冲控制同时接收或输出时，称为并入或并

143、出。而每个时钟脉冲只控制寄存器按顺序逐位移入或移出数码时，称为串入或串出。5.2.1 任务描述(1)按图5.15所示连接电路，检查无误后接通电源。(2)闭合开关S，开关S3、S2、S1、 S0处于任意状态，输入单次脉冲，观察发光二极管的发光情况，记录观察到的结果。图5.15 数码寄存器功能演示电路(3)断开开关S、S3、S1，闭合S2、S0，输入单次脉冲，观察发光二极管的发光情况，记录观察到的结果。(4)断开开关S、S2、S0，闭合S3、S1，输入单次脉冲，观察发光二极管的发光情况，记录观察到的结果。(5)断开开关S、S2、S1、S0，闭合S3，输入单次脉冲，观察发光二极管的发光情况，记录观察

144、到的结果。依次将每次操作观察到的结果记录于表5.8。图5.16所示是开关S3、S1断开，S2、S0闭合时观察到的现象。图5.16 S3、S1断开，S2、S0闭合时观察到的现象5.2.2 数码寄存器1. 数码寄存器的基本功能如果将演示过程中的开关闭合看作是“0”、断开看作是“1”，用 替换 S、用D3D0替换对应的开关S3S0；将发光二极管“亮”看作是“1”、“不亮”看作是“0”，用Q3Q0替换对应的发光二极管VD3VD0；用“”替换“任意”，“”替换“脉冲上升沿”。则表 5.8可转换为数码寄存器的状态表，如表5.9 所示。 表5.9 数码寄存器的状态表CPD3D2D1D0Q3Q2Q1Q0任意0

145、0000110101010101010101101110111由表 5.9可知：无论寄存器中原来存储的数码是什么，只要时钟脉冲(CP)上升沿到来，四位待存的数码D3D0就同时被存入，使Q3Q2Q1Q0 = D3D2D1D0，并一直保存，直到下一个CP上升沿到来时存入新的数码为止。这个过程也就是数码寄存器接收和寄存数码的过程。当外部电路需要这些数码时，可以直接从输出端Q3Q2Q1Q0读出。因此，数码寄存器的基本逻辑功能是：接收并寄存数码，输出数码。 2. 集成数码寄存器 图5.15所示的演示电路中所用的 74LS175 是一个集成数码寄存器，其引脚排列和逻辑符号如图 5.17（a）、（b）所示。

146、（a） 引脚排列（b） 逻辑符号图5.17 集成数码寄存器74LS17574LS175的16个引脚中：1脚 是清零端，用于清除数码寄存器保存的数码，低电平“0”有效，正常使用时应接高电平“1”；9 脚CP是时钟脉冲输入端，上升沿触发；13、12、5、4 脚 D3 D0 是 4 位并行数据输入端，15、10、7、2 脚Q3Q0是并行数码输出端；16脚是供电电源端，8脚是接地端。5.2.3 移位寄存器及应用 移位寄存器除了具有存储数码的功能以外，还具有移位功能。所谓移位功能，是指寄存器里存储的数码能在时钟脉冲作用下依次左移或右移。因此，移位寄存器不仅可以用来寄存数码，而且可以用来实现数码的串行-并

147、行转换。1. 集成移位寄存器74LS194 74LS194是一个4位集成双向移位寄存器，其实物图、引脚排列和逻辑符号如图 5.18所示。74LS194的16个引脚中：1脚 是清零端，用于清除移位寄存器保存的数码，低电平“0”有效，正常使用时应接高电平“1”；11脚CP是时钟脉冲输入端，上升沿触发；2 脚DSR是右移串行输入端，接收右移串行输入数码；7 脚DSL是左移串行输入端，接收左移串行输入数码；36脚D0D3是并行数码输入端，在CP上升沿将待寄存的数码输入寄存器；1215（a） 实物图 （b）引脚排列 （c）逻辑符号图5.18 4位双向移位寄存器74LS194 脚Q3Q0是的并行输出端，其

148、中Q3兼作串行输出端；10脚 M1 、9 脚 M0 是工作模式控制端；16脚是供电电源端，8脚是接地端。 74LS194的逻辑功能是数码寄存和移位。数码寄存时，可以串行输入/输出，也可以并行输入/输出。移位时，是右移还是左移由工作模式控制端 M1、M0 的输入决定，具体工作模式选择如表5.10的功能表所示。由表可知：M1M0 = 01时，右移；M1M0 = 10时，左移；M1M0 = 11时，并行输入。 表5.10 4位集成移位寄存器74LS194的功能表输 入输 出工作模式CP串行并行Q0n+1Q1n+1Q2n+1Q3n+1M1M0DSLDSRD0D1D2D30000010Q0nQ1nQ2n

149、Q3n111d0d1d2d3d0d1d2d310111Q0nQ1nQ2n10100Q0nQ1nQ2n1101Q1nQ2nQ3n11100Q1nQ2nQ3n0100Q0nQ1nQ2nQ3n2. 集成移位寄存器的应用移位寄存器的应用范围很广，可构成移位寄存器型计数器、顺序脉冲发生器、串行累加器，也可用于将串行数据转换为并行数据，或将并行数据转换为串行数据等。（1）移位寄存器型计数器将移位寄存器的输出，以一定方式反馈到串行输入端，可以得到一些电路连接十分简单、编码别具特色、用途极为广泛的移位寄存器型计数器。 环形计数器 把n位移位寄存器的串行输出，反馈到串行输入端，就构成了一个具有n种状态的环形计数

150、器。环形计数器常用于产生顺序脉冲，即作为顺序脉冲发生器（又称脉冲分配器）使用。 用74LS194构成的4位环形计数器，如图5.19所示。在CP作用下，可以循环移位一个1，也可以循环移位一个0，只要先用启动脉冲将计数器置入有效状态（1000或1110），然后再加CP就可以得到4个状态循环的计数器。环形计数器的优点是电路结构极为简单，输出状态循环移位一个1（或0），在CP脉冲驱动下Q端轮流出现矩形脉冲，可作为脉冲分配器；其缺点是状态利用率低。图5.19 4位环形计数器图5.20所示是置入有效状态1000时的状态转换图，在10000100001000011000之间循环。74LS194有4位输出，共

151、16个状态，除4个有效状态外，还有12个状态不在正常计数循环中，如果计数器由于某种原因，如噪音等暂时性的硬件故障，脱离了正常的循环，计数器将无法再正常工作，也就是不能自启动。因此，要对图5.19所示的电路进行修改，修改后的电路如图5.21所示。该电路可以自启动，保证正常工作。 图5. 20 4位环形计数器的状态图 图5.21 能自启动的4位环形计数器 扭环形计数器 扭环计数器又称约翰逊计数器。把n位移位寄存器的串行输出取反，反馈到串行输入端，就构成了一个具有2n种状态的扭环计数器。用74LS194构成的4位扭环形计数器，如图5.22所示。图5.22 4位扭环形计数器图5.22所示的扭环形计数器

152、共有8个有效循环状态，状态图转换图如图5.23所示。该扭环形计数器的优点是每次输出端状态变化只有一个Q翻转；缺点仍然是状态利用率低，有2n-2n个状态没有利用。 该扭环形计数器不能自启动，将其修改为图5.24的形式，就可以自启动了。 图5.23 4位扭环形计数器的有效状态图图5.24 能自启动的4位扭环形计数器（2）数据的串、并行转换数据的串行/并行转换是指串行输入的数码，经转换电路之后变换成并行输出。用2片74LS194组成的7位串/并行数据转换电路，如图5.25所示。 图5.25 串行输入-并行输出数据转换电路 图中，M0端接高电平1，M1受Y7控制，2片寄存器连接成串行输入右移工作模式。

153、Y7是转换结束标志。当Y7=1时，M1为0，使之成为M1M0=01的串入右移工作模式；当Y7=0时，M1=1、M1M0=11，则串行送数结束，标志着串行输入的数据已寄存在寄存器中可以并行输出了。具体转换过程如下: 转换前，端加低电平，使1、2两片寄存器的内容清0，此时M1M0=11，寄存器执行并行输入工作模式。当第一个CP到来后，寄存器的输出状态Y0Y7预置为01111111，与此同时M1M0变为01，转换电路变为执行串入右移工作模式，串行输入数据由1片的DSR端加入。随着CP的依次加入，输出状态的变化如表5.11所示。由表5.11可见，右移操作7次之后，Y7变为0，M1M0又变为11，说明串

154、行输入结束。这时，串行输入的7位数据已经寄存在寄存器中，可以并行输出了。当再来一个CP时，电路又重新执行一次并行输入，将寄存器的输出状态Y0Y7预置为01111111，为第二组串行数据转换作好了准备。时钟脉冲寄存器状态说 明CPY0Y1Y2Y3Y4Y5Y6Y7000000000清零101111111并行输入、预置2d00111111右移操作3d1d00111114d2d1d0011115d3d2d1d001116d4d3d2d1d00117d5d4d3d2d1d0018d6d5d4d3d2d1d00右移、并行输出901111111并行输入、预置表5.11 串行/并行转换电路的状态表 5.3 时

155、序逻辑电路的分析和设计 时序逻辑电路的分析实际上是一个读图、识图的过程，就是根据给定的时序逻辑电路，通过分析其状态和输出信号在输入变量和时钟作用下的转换规律，理解其逻辑功能和工作特性。时序逻辑电路的设计是时序逻辑电路分析的逆过程，就是根据给定的逻辑问题，设计出满足要求的时序逻辑电路。5.3.1 时序逻辑电路的分析1. 时序逻辑电路分析的一般步骤 时序逻辑电路分析的一般步骤可归纳为：写方程式、求状态方程、进行计算、画状态转换图（或状态转换表）、确定电路的逻辑功能等。（1）写方程式仔细观察、分析时序电路，然后再逐一写出以下3个方程。 时钟方程：各个触发器时钟信号的逻辑表达式。 输出方程：时序电路各

156、个输出信号的逻辑表达式。 驱动方程：各个触发器输入端信号的逻辑表达式。（2）求状态方程把驱动方程代入相应触发器的特性方程，即可求出时序电路的状态方程。（3）进行计算 把电路输入和现态的各种可能取值，代入状态方程和输出方程进行计算，求出相应的次态和输出。（4）画状态转换图（5）确定电路的逻辑功能根据状态转换图确定电路的逻辑功能，必要的话，可用文字详细描述。2. 分析举例【例5.7】 试分析图5.26所示同步时序逻辑电路的逻辑功能，并说明该电路能否自启动。FF0、FF1和FF2为下降沿触发的JK触发器。图5.26 例5.1的逻辑电路解：（1）写方程式 时钟方程 CP2 = CP1 = CP0=CP

157、对于同步时序电路而言，只要触发沿到来，各个触发器都将按特性方程动作。因此，时钟方程也可省略不写。 驱动方程 输出方程 Y =Q2n（2）求状态方程将驱动方程代入JK触发器的特性方程 ，得电路状态方程为:（3）进行计算并列状态转换表依次假定电路的现态Q2n、Q1n、Q0n 的值，代入状态方程和输出方程，求出相应的次态和输出，如表5.12所示。表5.12 例5.1电路的状态转换表现 态次 态输 出Q2nQ1nQ0nQ2n+1Q1n+1Q0n+1Y00000100010100010011001110001000001101011111001011110011（4）画状态转换图 根据状态表，可从初始状

158、态000开始，画出次态和输出。前一个次态又作为下一个CP到来前的现态，依次类推，画出所有可能出现的状态，如图5.27所示。图5.27 例5.7电路的状态转换图 该电路中利用的有效状态有5个，没有利用的无效状态有3个，无效状态在CP作用下总能进入有效状态的循环中来。因此，该电路能够自启动。在实际应用中，不能自启动的电路是没有意义的。（5）电路的逻辑功能 通过上述分析，可归纳出该电路是一个能自启动的同步五进制加法计数器。【例5.8】 试分析图5.28所示同步时序电路的逻辑功能。图5.28 例5.8的逻辑图解：（1）写方程式时钟方程 CP2 = CP1 = CP0 = CP驱动方程输出方程：（2）求

159、状态方程将驱动方程代入D触发器的特性方程Qn+1 = D，得电路的状态方程（3）进行计算并列状态表 依次假定电路的现态Q2n、Q1n、Q0n的值，代入状态方程和输出方程，求出相应的次态和输出，如表5.13所示。由于该电路的输出Y2、Y1、Y0就是各触发器的状态，所以状态转换表中可不单列输出栏。现 态次 态 Q2n Q1n Q0n Q2n+1Q1n+1Q0n+1000001001010010100011110100001101010110100111110表5.13 例5.8电路的状态转换表（4）画状态转换图根据状态表可画出电路的状态转换图，如图5.29所示。由图可见，001、010、100三个

160、状态形成闭合回路，电路正常工作时，其状态总是按照回路中的箭头方向循环变化。图5.29 例5.2的状态转换图 这三个状态构成了有效序列，称它们为有效状态，其余的五个状态则称为无效状态。从状态转换图还可以看出，无论电路的初始状态如何，经过若干CP脉冲之后，总能进入有效序列。因此，该电路具有自启动能力。 设电路的初始状态为000，根据状态转换表或状态转换图，可画出时序图，如图5.30所示。图5.30 例5.8的时序图（5）电路的逻辑功能 仅由状态转换表是不太容易观察该电路逻辑功能的。而由状态转换图可见，电路的有效状态是3位循环码。从时序图可以看出，电路正常工作时，各触发器的Q端轮流出现一个脉冲信号，

161、其宽度为一个CP周期，即1TCP,循环周期为3TCP。这可以看作是在CP作用下，电路把宽度为1TCP的脉冲依次分配给Q0、Q1、Q2各端，因此，电路的功能为脉冲分配器或节拍脉冲发生器。5.3.2 时序逻辑电路的设计 设计时序逻辑电路的任务就是根据给定的逻辑问题，设计出满足要求的时序逻辑电路。在实际应用中，常用集成触发器和门电路配合来设计时序逻辑电路。通常，电路设计最简的标准是：所用的触发器和门电路的数量以及门的输入端数目尽可能少。1. 时序逻辑电路设计的一般步骤 时序逻辑电路设计的一般步骤是：根据逻辑要求，确定电路状态转换规律，并由此求出各触发器的驱动方程和输出方程，最后画出相应的逻辑电路图。

162、具体过程如下:（1）根据设计要求和给定条件，确定电路内部状态。（2）画出状态转换图或状态转换表，即建立原始状态转换图。（3）状态化简。即合并等价状态，画出最简状态转换图。等价状态是指输入相同、输出相同、转至次态也相同的重复状态。（4）状态分配，即对状态进行编码，给每个状态确定一个二进制编码。因为电路的状态是用触发器状态的不同组合表示的，所以状态分配前要确定触发器的数目n，为获得M个状态组合，应取2n-1M2n。（5）确定触发器的类型，根据状态转换图（或状态转换表）及触发器的特性，求出触发器的驱动方程和输出方程。（6）画出逻辑电路图。（7）检查所设计的电路是否具有自启动能力。如无自启动能力，则需

163、要修改设计。2. 设计举例【例5.9】 设计一个串行数据检测器，对它的要求是：连续输入3个或3个以上的1时，输出为1，其他情况输出为0。解:(1)确定电路的内部状态检测电路的输入信号是串行数据，输出信号是检测结果，从起始状态出发，要记录连续输入3个和3个以上1的情况，电路要设置4个内部状态。即：没输入1之前的状态S0，输入1个1后的状态S1，输入2个1后的状态S2，输入3个1或3个以上1后的状态S3。(2)建立原始状态转换图 设X/Y表示电路的输入数据/输出信号。依题意，起始状态为S0时，输入第一个1，输出为0，状态转换到S1； 连续再输入一个1，输出为0，状态转换到S2；连续输入第三个1，输

164、出为1，状态转换到S3。此后，只要连续不断地输入1，输出应该总是1，电路也应保持S3不变。不难理解，电路无论处在什么状态，只要输入为0，都应回到S0，以便重新进行检测。因此，可建立原始状态图如图5.31所示。图5.31 例5.9的原始状态转换图（3）状态化简 从原始状态转换图中可以看出，S2与S3为等价状态。因为无 论S2还是S3，当输入为1时输出均为1，且都转换到次态S3；当输入为0时，输出均为0，且转换到次态S0。所以，S2和S3可以合并为一个状态，合并后的状态可以用S2表示，画出的最简状态转换图如图5.32。图5.32 例5.9的最简状态转换图 （4）状态分配因为状态数M=3，要满足2n

165、-1M2n，应取n=2，即触发器的位数为2。对状态进行编码：可使S0=00，S1=01，S2=10。编码后得到的二进制状态转换图，如图5.33所示。图5.33 例5.9的二进制状态转换图（5）选择触发器并求出驱动方程和输出方程 选用2个下降沿触发的JK触发器，分别用FF0、FF1表示。采用同步方案，即取CP0=CP1=CP。由于输出Y是现态、和输入X的函数，根据图5.33所示的状态转换图，可得输出Y的卡诺图，如图5.34所示。并求出输出方程为: Y=XQn 图5.34 输出信号Y的卡诺图同理，可画出次态、的卡诺图，如图5.35所示。并求出输出状态方程为: 将输出状态方程与JK触发器的特性方程

166、比较，改写输出状态方程为: 于是，可得JK触发器的驱动方程为:（6）画出电路的逻辑图 根据所选用的触发器和求得的时钟方程、输出方程及驱动方程，画出逻辑电路图如图5.36所示。图5.36 例5.9的逻辑电路（7）检查设计的电路能否自启动设电路初始状态为11，当X=0时，Q1n+1Q0n+100、Y0，即状态转换为00；当X=1时， Q1n+1Q0n+1 00、Y1，即状态转换为10。由此可见，设计的电路能够自启动。电路的完整状态转换图如图5.37所示。图5.37 例5.9逻辑电路的状态转换图技能实训 任务1 根据图5.38所示，制作流水灯控制电路。图5.38 流水灯控制电路技能实训 任务2 根据

167、图5.43所示，制作篮球24秒计时器。图5.43 篮球24秒计时器的电路图本章小结 （1）本章重点介绍了集成时序逻辑部件计数器、寄存器的识别与应用，时序逻辑电路分析与设计的基础知识。（2）时序逻辑电路的输出不仅与当时的输入信号有关，而且还和电路原来的状态有关，具有记忆功能。时序逻辑电路中都含有存储电路，存储电路常由触发器组成。（3）时序逻辑电路按时钟输入方式分为同步时序逻辑电路和异步时序逻辑电路两类。同步时序逻辑电路的所有触发器受同一时钟脉冲控制，而异步时序逻辑电路的各个触发器受不同的时钟脉冲控制。按逻辑功能分为计数器、寄存器、读/写存储器、节拍发生器等。（4）计数器是一种非常典型、应用广泛的

168、时序逻辑电路，不仅能统计输入时钟脉冲的个数，还能用于分频、定时等。常用的计数器有集成二进制计数器、集成十进制计数器两大类，每一类又可分为异步加计数器、同步加计数器、同步可逆计数器等。通常同步计数器比异步计数器的工作速度快，但结构复杂些。（5）寄存器有数码寄存器和移位寄存器两大类。数码寄存器用触发器的两个稳定状态来存储0或1，一般具有接收并寄存数码、输出数码的功能。移位寄存器除具有数码寄存器的功能外，还有移位功能，可实现数据的串行-并行转换。（6）时序逻辑电路分析是对给定的时序逻辑电路列时钟方程、驱动方程、输出方程及状态方程，再计算并列出状态转换表，或画出状态转换图，从而判断电路的逻辑功能。时序

169、电路的设计实质上就是分析的逆过程，其关键是进行逻辑抽象，正确建立原始状态表。第6章 脉冲波形的产生与变换 在数字电路中，经常要用到矩形脉冲，如时序逻辑电路中的时钟脉冲、控制过程中的定时信号等。矩形脉冲的获取，通常有两种方法：一是利用各种形式的振荡电路直接产生；二是通过各种整形电路，把已有的周期性变化波形变换成符合要求的矩形脉冲。本章主要介绍：典型的脉冲波形产生电路多谐振荡器的结构与应用，典型的脉冲整形电路集成单稳态触发器的识别与应用、施密特触发器的识别与应用，555时基电路的识别与应用。第6章 脉冲波形的产生与变换本章要点多谐振荡器的功能及应用单稳态触发器的功能及应用施密特触发器的功能及应用5

170、55时基电路及应用6.1 多谐振荡器及应用 多谐振荡器的功能是产生一定频率和一定幅度的矩形波信号。由于矩形波包含基波和高次谐波等较多的谐波成分，因此称为多谐振荡器。多谐振荡器一旦起振之后，电路没有稳态，只有两个暂稳态，它们做交替变化，输出连续的矩形脉冲信号，又称为无稳态电路，常用来作脉冲信号源。6.1.1 任务描述1. 按图6.1所示连接电路，检查无误后接通电源。2. 观察两只发光二极管的发光情况，记录观察到的结果。图6.1 多谐振荡器功能演示电路3. 用示波器观察输出电压uo的波形，记录观察到的结果。 操作过程中，观察到两只发光二极管轮换“亮”。图6.2所示是观察到的现象之一，图6.3（a）

171、所示是用示波器观察到的输出波形。输出波形的波形图如图6.3（b）所示。6.1.2 多谐振荡器及应用1. 多谐振荡器的电路组成 多谐振荡器的电路形式很多，演示电路是一个由非门与电阻R、电容C构成的RC环形多谐振荡器，其逻辑电路如图6.4所示。图中，R1和C组成延时环节；红色发光二极管和绿色发光二极管用于显示振荡情况，与振荡电路本身无关。图6.4 由非门组成的RC环形多谐振荡电路 在电源接通的瞬间，若G2门输出为高电平，因电容电压不能突变，G1门的输入为高电平、输出为低电平，维持G2门输出高电平，电路处于一种暂时稳定状态（也叫暂稳态）。 接着G2门输出的高电平对电容进行充电，随着充电的延续，电容电

172、压升高，G1门的输入电压降低，当低到一定值时，G1门的输出由低电平变为高电平。因G1门的输出就是G2门的输入，所以G2门的输出由高电平变为低电平，电路处于另一种暂稳态。 G2门的输出变为低电平后，电容开始放电，随着放电的延续，G1门的输入电压升高，当高到一定值时，G1门的输出由高电平变为低电平，G2门的输出又回到高电平，电路返回到前一种稳定状态，又开始重复前面的过程。 综上所述，多谐振荡器的特点是电路没有稳定状态，在两个暂稳态之间不停地翻转。能够自动翻转的原因是电容C的充放电，改变充放电的时间常数，就改变了两个暂稳态持续的时间，也就改变了产生的脉冲宽度。当采用集成逻辑门时，振荡周期的估算公式为

173、: T 2.2RC 2. 多谐振荡器的基本功能及应用 多谐振荡器能自动产生矩形脉冲输出，常作为矩形脉冲信号源，为需要矩形脉冲的电路提供矩形脉冲信号，如为时序逻辑电路提供时钟信号、为数字钟提供时基信号等。图6.4所示的RC环形多谐振荡器的频率稳定性较差，只能应用于对频率稳定性要求不高的场合。如果要求产生频率稳定性很高的脉冲波形，就要采用图6.5虚线框中所示的石英晶体多谐振荡电路。 图中，CD4060内部的G1门和外接电阻R、电容C1和C2、石英晶振组成振荡电路，内部G2 门对振荡输出的信号进行整形。石英晶振在电路中起选频作用，选频特性非常好，只有频率等于石英晶振谐振频率的信号才能被选出，而其他频

174、率的信号均被衰减。因此，石英晶体多谐振荡器的输出信号频率取决于石英晶振的频率，并且频率稳定性非常高。图6.5 秒信号发生器的电路图 图6.5所示电路实际上是一款采用CD4060 构成的秒信号发生器，它由石英晶体多谐振荡电路和15次二分频电路组成。晶振的频率f = 32.768kHz，振荡电路产生的脉冲信号经过整形、15次二分频后，就可获得频率稳定的1Hz脉冲信号，即秒脉冲信号。 6.2 单稳态触发器及应用 单稳态触发器是最常用的整形电路之一，在数字电路中一般用于定时、整形以及延时等。其特点是：电路只有一个稳态，在外来触发信号作用下由稳态翻转到暂稳态，暂稳态持续一段时间后会自动返回到稳态。6.2

175、.1 任务描述1. 按图6.6（a）所示连接电路，检查无误后接通电源。（a） 演示电路连接 （b） 演示电路板 图6.6 单稳态触发器功能演示2. 在3脚A1端加入触发脉冲，用示波器观察输出电压uo的波形，记录观察到的结果。操作过程中用示波器观察到的输出波形如图6.7所示。（a） 观察到的波形 （b）波形图图6.7 单稳态触发器功能演示输出波形6.2.2 单稳态触发器及应用 1. 单稳态触发器的基本功能 单稳态触发器能够产生一定宽度的矩形脉冲，把不规则的信号转换成宽度、幅度都相等的脉冲信号，还能将输入信号延迟一定时间后再输出。输出脉冲的宽度或信号延迟的时间由定时电阻和定时电容决定。 单稳态触发

176、器工作时，需要一个外加的触发信号（即输入信号）。根据触发信号所起的作用不同，分为不可重触发和可重触发两种情形。 对不可重触发的单稳态触发器而言，触发后电路进入暂稳态期间，再加触发信号不起作用，触发器只有在暂稳态结束后回到稳态期间，才能对触发信号产生响应，在工作波形表现为输出脉冲的宽度固定、不受触发信号的影响，如图6.8（a）所示。 对可重触发的单稳态触发器而言，触发后进入暂稳态期间，如果再次加入触发信号，将被重新触发，在工作波形上表现为以新的触发为起点持续一个暂稳态期间，输出脉冲的宽度为触发间隔时间与暂稳态时间的和，如图6.8（b）所示。（a） 不可重触发（上升沿触发） （b） 可重触发（下降

177、沿触发） 图6.8 单稳态触发器的工作波形2. 集成单稳态触发器 单稳态触发器的电路构成形式很多，在实际应用中常用的是TTL或CMOS集成单稳态触发器，如74121和74122、74HC123、MC14098等。 图6.6所示演示电路中使用的74121是一款不可重触发的集成单稳态触发器，其引脚排列和逻辑符号如图6.9（a）、（b）所示。 （a）引脚排列 （b）逻辑符号图6.9 集成单稳态触发器74121 图中：11脚Rext、10脚Cext是外接定时电阻和电容的连接端；9脚Rint是内部设置的2k定时电阻引出端；3脚A1、4脚A2是两个下降沿触发信号输入端，5脚B是上升沿信号输入端；1脚、6脚

178、Q是两个状态互补的输出端。74121的逻辑功能如表6.1所示。 由表6.1可知：（1）只要B端接低电平“0”，或A1、A2端同时接高电平“1”时，单稳态触发器就处于保持稳定状态；当B端接高电平“1”时，A1、A2端中有一个接低电平“0”，单稳态触发器也处于保持稳定状态。（2）B端接高电平“1”，A1、A2端中有一个触发脉冲的下降沿，单稳态触发器Q端输出一个正脉冲。（3）A1、A2端中有一个接低电平“0”，B端有触发脉冲的上升沿，单稳态触发器Q端输出一个正脉冲。3. 集成单稳态触发器的应用 集成单稳态触发器74121在使用时，定时电阻可以采用外接电阻，也可以采用内部电阻。采用外接电阻时，将电阻接

179、在11脚和14脚之间，9脚悬空，如图6.10（a）所示。 采用内部电阻时，只需将9脚与14脚连接起来即可，如图6.10（b）所示。定时电容连接在10脚与11脚之间，如图6.10所示。如果采用电解电容，电解电容的正极应接10脚，负极接11脚。通常外接电阻R的取值在230k之间，电容C的取值在10pF10F之间。（a） 采用外接电阻 （b） 采用内部电阻 图6.10 74121定时电阻、定时电容的连接 74121有下降沿触发和上升沿触发两种触发方式。图6.6所示的演示电路中，采用的是下降沿触发。上升沿触发电路如图6.11（a）所示，其工作波形如图6.11（b）所示。图中，触发脉冲B的上升沿到来时，

180、单稳态触发器的6脚输出一个正脉冲。输出脉冲宽度的估算公式为：tW 0.7RC （a） 电路连接 （b） 输出波形 图6.11 上升沿触发的单稳态触发电路6.3 施密特触发器及应用 凡输出电压与输入电压之间具有滞回电压传输特性的电路均称为施密特触发器。施密特触发器能够把变化非常缓慢的输入信号，整形变换为适合数字电路需要的矩形脉冲；也可以构成多谐振荡器产生矩形脉冲。6.3.1 任务描述1. 按图6.12所示连接电路，检查无误后接通电源。（a） 演示电路连接 （b） 演示电路板 图6.12 施密特触发器功能演示6.3.2 施密特触发器及应用1. 施密特触发器的基本功能 施密特触发器在电子电路中常用来

181、完成波形变换、幅度鉴别等工作。它具有以下两个重要的特性。（1）施密特触发器是一种电平触发器，它能将变化缓慢的信号（如正弦波、三角波及各种周期性的不规则波形）变换为边沿陡峭的矩形波，也可以构成多谐振荡器。（2）在输入电压增加或减少过程中，施密特触发器的阈值电压不同，输出电压与输入电压之间呈现滞回特性，如图6.14所示。滞回量由回差电压决定。回差电压（UT）为上限阈值电压（UT+）与下限阈值电压（UT-）之差，即UT=UT+-UT-，它决定了施密特触发器的抗干扰能力。根据输入/输出相位关系的不同，施密特触发器有同相输出和反相输出两种形式，其逻辑符号如图6.15所示。2. 集成施密特触发器 施密特触

182、发器的电路形式有很多，可以由555定时器构成，也可以用分立元件和集成门电路组成。因为这种电路应用十分广泛，所以市场上有专门的集成施密特触发器出售。集成施密特触发器性能的一致性好，触发阈值稳定，使用方便。集成施密特触发器品种很多，TTL型的有7413、7414、74132等，CMOS型的有CC4093和CC40106 等。 图6.12所示演示电路中使用的7414是一款集成6施密特触发器，内有6个施密特触发器，引脚排列和逻辑符号如图6.16所示。 （a）引脚排列 （b）逻辑符号 图6.16 集成施密特触发器7414 7414的14个引脚中：1、3、5、9、11、13脚分别为6个施密特触发器的输入端

183、，2、4、6、8、10、12脚分别为相应的施密特触发器的输出端。每个施密特触发器的逻辑功能相当于一个非门，即输出与输入之间具有反相关系。当输入大于上限阈值电压时输出为低电平；小于下限阈值电压时输出为高电平；介于两者之间时处于保持状态。3. 施密特触发器的应用（1）用施密特触发器可构成多谐振荡器如图6.17所示，它就是图6.12所示演示电路的原理图。 图6.17 施密特触发器构成的多谐振荡器 其工作过程为：电源接通瞬间，电容C上的电压为零，施密特触发器输出为高电平，通过电阻R对电容C进行充电； 随着充电时间的延续，电容C上电压逐步升高，当上升到UT+时，施密特触发器翻转，输出由高电平变为低电平，

184、电容C随之开始放电； 随着放电时间的延续，电容C上的电压逐步降低，当下降到UT-时，施密特触发器再次翻转，输出由低电平变为高电平，又对电容C进行充电；以后不断循环，形成振荡。 （2）用施密特触发器可以将不规则的输入信号整形成矩形脉冲，如图6.18所示。也可以用施密特触发器检测出幅度过高的信号，将幅值大于UT+的脉冲选出来，如图6.19所示。（a） 逻辑示意 （b） 输入、输出波形 图6.18 施密特触发器用于波形整形（a） 逻辑示意 （b） 输入、输出波形图6.19 施密特触发器用于幅度鉴别6.4 555时基电路及应用 555时基电路是一种集模拟电路、数字电路于一体的中规模集成电路，应用极为广

185、泛。它不仅用于信号的产生和变换，还常用于控制与检测电路中。 6.4.1 任务描述 1. 按图6.20所示连接电路，检查无误后接通电源。（a） 演示电路连接 （b） 演示电路板 图6.20 555时基电路功能演示2. 接通电源后，用示波器观察输出电压uo的波形，记录观察到的结果。操作过程中用示波器观察到的输出波形如图6.21所示。（a） 观察到的波形 （b） 波形图图6.21 555时基电路功能演示输出波形6.4.2 555时基电路及应用1. 555时基电路的基本功能 555时基电路的实物图、引脚排列如图6.22所示。555时基电路的8个引脚中：1脚GND为接地端，2脚为触发输入端，3脚uo为输

186、出端，4脚为复位端，5脚CO为电压控制端，6脚TH为高电平输入端（又称阈值输入端），7脚D为放电端，8脚VCC为电源端。 （a） 实物图 （b）引脚排列 图6.22 555时基电路 555时基电路的内部结构如图6.23所示，电路由5部分组成：3个5k电阻组成的分压器、2个电压比较器C1和C2、1个基本RS触发器、1个放电三极管VT、1个输出缓冲器G3。 图6.23 555时基电路内部结构图555时基电路的功能如表6.2所示。 表6.2 555时基电路的功能表7脚放电端的状态0UoL导通2VCC/3VCC/31UoL导通2VCC/3VCC/31不变不变2VCC/3VCC/31UoH截止根据表6.

187、2所示，可归纳555时基电路的功能如下。（1）当4脚 0时，基本RS触发器的 1，经输出缓冲器G反相后，从3脚输出低电平UoL；同时，7脚放电端处于导通状态。正常工作时，4脚应接高电平。（2）当2脚 端的输入电压低于1/3Vcc时，C2的输出为低电平0，使基本RS触发器置1，即Q=1、 0，从3脚输出高电平UoH；同时，7脚放电端处于截止状态。（3）当2脚 端的输入电压高于1/3Vcc、6脚TH端输入电压低于2/3Vcc时，C2的输出为高电平1、C1的输出也为高电平1，使基本RS触发器处于保持状态，3脚输出维持不变；同时，7脚放电端也维持不变。（4）当2脚 端的输入电压高于1/3Vcc、6脚T

188、H端输入电压高于2/3Vcc时，C2的输出为高电平1、C1的输出为低电平0，使基本RS触发器置0，即Q=0、 1，从3脚输出低电平UoL；同时，7脚放电端处于导通状态。 在实际应用中，555时基电路分为双极型和单极型，每种类型均有单时基电路和双时基电路两种。双极型的型号为555（单）和556（双），电源电压范围4.516V，输出电流可达200mA，可直接驱动继电器、发光二极管、扬声器、指示灯等。单极性的型号为7555（单）和7556（双），电源电压范围为318V，输出电流仅为1mA，具有功耗低、输入阻抗高等优点。2555时基电路的应用 555时基电路只要在外部配上适当的阻容元件，就可方便地构成

189、脉冲产生和整形电路，在工业控制、定时、仿声、电子乐器、防盗报警及家用电器等方面广泛应用。（1）555时基电路构成的多谐振荡器 555时基电路外接元件R1、R2、C即可构成多谐振荡器，如图6.24（a）所示，图6.24（b）是其输出波形。这种电路常用在电子门铃、电子琴、防盗报警器等声响装置中。（a） 电路图 （b） 输出波形 图6.24 555时基电路构成的多谐振荡器 接通电源时，电容C上电压为0，555时基电路输出为高电平（电源电压5V时高电平电压为3.3V）；随后，电源通过R1、R2向C充电，充电到Vcc时，555时基电路输出为低电平（低电平电压最大值为0.35V），同时放电端导通；接着，电

190、容C通过R2、放电端放电，放电到Vcc时，555时基电路输出为高电平，同时放电端截止，电源再次对电容C充电；如此重复上述过程，使电路产生振荡，输出波形如图6.24（b）所示。 第一个暂稳态的宽度为tw1，即电容电压uc从 Vcc充电上升到Vcc所需的时间，估算公式为 tw1 0.7(R1+R2)C 第二个暂稳态的脉冲宽度tw2，即电容电压uc从Vcc放电下降到Vcc所需要的时间，估算公式为 tw2 0.7R2C 振荡周期为: T = tw1+ tw2 0.7(R1+2R2)C 占空比: 由上式可知，无论R1或R2怎么改变，q总是大于50。 （2）555时基电路构成的单稳态触发器 555时基电路

191、外接定时元件R、C可构成单稳态触发器，如图6.25（a）所示，图6.25（b）所示是其输出波形。这种电路常用在延时、定时、脉冲波形的整形电路中。 接通电源时，电源先对电容C充电，充电到Vcc时，由于2脚输入为高电平，输出uo为低电平，放电端导通，接着电容C放电，6脚为低电平，电路进入稳态。 （a） 电路图 （b） 输入、输出波形 图6.25 555时基电路构成的单稳态触发器 接通电源时，电源先对电容C充电，充电到2/3Vcc时，由于2脚输入为高电平，输出uo为低电平，放电端导通，接着电容C放电，6脚为低电平，电路进入稳态。当有一个负脉冲输入信号经C1加到2脚，并使2脚电位瞬时低于1/3Vcc时

192、，555时基电路输出uo为高电平，放电端截止，电容C开始充电；当充电到2/3Vcc时，555时基电路输出uo 从高电平返回到低电平，放电端重新导通，电容C很快放电结束，恢复稳态，电路也完成了一个暂稳态过程，输出波形如图6.25（b）所示。 该电路暂稳态的持续时间tw（即为延时时间）由外接元件R、C值的大小决定，估算公式为 tw 1.1RC 改变R、C值的大小，可使延时时间在几个微秒到几十分钟之间变化。当这种单稳态电路作为计时器时，可直接驱动小型继电器，并可以使用复位端（4脚）接地的方法来中止暂稳态，重新计时。此外，尚须用一个续流二极管与继电器线圈并接，以防继电器线圈反电势损坏内部功率管。（3）

193、555时基电路构成的施密特触发器 将555时基电路的2、6脚连接在一起，作为输入端就构成了的施密特触发器，如图6.26（a）所示。图中，二极管VD限制输入信号的负半周进入555时基电路的输入端。该电路的输出波形如图6.26所示，常用于整形、鉴幅等方面。（a） 电路图 （b） 输入、输出波形 图6.26 555时基电路组成施密特触发器 设被整形变换的电压为正弦波us，其正半波通过二极管VD同时加到555时基电路的2脚和6脚，波形如图6.26（b）所示。 当 ui上升到Vcc时，uo从高电平翻转为低电平；当ui下降到Vcc时，uo又从低电平翻转为高电平。如此循环将输入缓慢变化的正弦波ui，整形成为

194、输出跳变的矩形脉冲uo。技能实训 任务1 根据图6.27所示，用555时基电路制作秒信号发生器。图6.27 555时基电路构成的秒信号发生器电路技能实训任务2 根据图6.29所示，用时钟芯片制作秒信号发生器 。图6.29 CD4060构成的秒基准信号发生器电路本章小结（1）本章重点介绍了多谐振荡器、单稳态触发器、施密特触发器的功能与应用，555时基电路及应用。（2）多谐振荡器不需要外加输入信号，只要接通供电电源，就自动产生矩形脉冲信号输出。在频率稳定性要求较高的场合通常采用石英晶体多谐振荡器。（3）单稳态触发器是最常用的整形电路之一。单稳态触发器输出信号的宽度完全由电路本身参数决定，与输入信号

195、无关，输入信号只起触发作用。因此，单稳态触发器可以用于产生固定宽度的脉冲信号。（4）在数字电路中，施密特触发器实质上是具有滞后特性的逻辑门，它有两个阈值电压。电路状态与输入电压有关，不具有记忆功能，除施密特反相器外，还有施密特与非门、或非门等。施密特触发器是既可以用于脉冲整形， 也可以组成多谐振荡器产生脉冲。因为施密特触发器输出的高、低电平随输入信号的电平改变，所以输出脉冲的宽度是由输入信号决定的。由于它的滞回特性和输出电平转换过程中正反馈的作用，输出电压波形的边沿得到明显的改善。（5）555时基电路是一种用途广泛的集成电路，除了能构成施密特触发器、单稳态触发器和多谐振荡器用于脉冲产生与整形外

196、，还可以接成多种控制、检测应用电路。第7章 数模转换与模数转换 实现模拟量转换成数字量的电路称为模数转换器（简称A/D转换器或ADC）。实现数字量转换为模拟量的电路称为数模转换器（简称D/A转换器或DAC）。A/D和D/A转换器是数字控制系统中不可缺少的组成部分，是用计算机实现工业过程控制的重要接口电路。本章主要介绍集成数模转换器的识别与应用，集成模数转换器的识别与应用。 第7章 数模转换与模数转换本章要点数模转换的原理及应用模数转换的原理及应用7.1 数模转换将数字量的每一位代码按其位权的大小转换成相应的模拟量，然后将这些模拟量相加得到与数字量成正比例的总模拟量，从而实现数字量模拟量的转换。

197、能将数字量转换为模拟量的电路称为数模转换器数模转换器，简称D/A转换器或DAC。ADC和DAC是沟通数字电路和模拟电路的桥梁，也可称之为两者之间的接口。7.1.1 数模转换演示按图连接电路，拨动开关S7S0 设置数字量输入，观察发光二极管的发光情况。每个模拟开关受输入数字量对应位的di控制，即每一个开关对应一只权电阻。当di=1时，对应的权电阻通过模拟开关与基准电压VREF接通；当di=0时，对应的权电阻接地。7.1.2 数模转换电路的类型1.权电阻型D/A转换电路当输入代码的某一位di0时，开关接地，对应的权电阻上无电流通过。当输入代码的某一位时，开关接基准电压，则通过该电阻上的电流为若 ，

198、则流过电阻R上的电流为若 ，则流过电阻2R上的电流为同理， 时， ； 时， 。显然，通过各电阻上的电流与对应位电阻的权值成正比。而汇集到集成运算放大器反向端的总电流为上式表明，集成运放反向端的总电流 与输入数字量N的大小成正比关系。集成运算放大器与权电阻网络构成反向求和放大电路，在输出端得到一个与输入数字量的大小成正比关系的输出电压uo，完成了D/A的转换过程。它的输出电压为2. R-2R2. R-2R网络型网络型D/AD/A转换电路转换电路从模拟开关S0向左看，等效电阻为R，再从模拟开关S1向左看，等效电阻也是R。因此，流入电阻网络的总电流为各支路上的电流分别为： 、 、 、 。在输入数字量

199、的作用下，流入集成运算放大器反向输入端的电流为进而求出集成运算放大器的输出电压为7.1.3数模转换电路的性能指标1. 分辨率分辨率指D/A转换电路输出的最小电压变化量与满刻度输出电压之比。最小输出电压变化量就是对应于输入数字量最低位（LSB）为1，其余各位为0时的输出电压，记为ULSB。满度输出电压就是对应于输入数字量的各位全是1时的输出电压，记为UFSR。对于一个n位的D/A转换电路，分辨率可表示为 例如，一个n=10位的D/A转换电路，其分辨率是0.000978。2. 转换精度转换精度指D/A转换电路实际输出的模拟电压与理论输出模拟电压间的最大误差。它是一个综合指标，包括零点误差、增益误差

200、等，它不仅与D/A转换电路中元件参数的精度有关，而且还与环境温度、集成运算放大器的温度漂移以及输入数字量的位数有关。所以，要获得较高精度的D/A转换结果，除了正确选用D/A转换电路的数字量位数外，还要选用低漂移高精度的集成运算放大器。通常要求D/A转换电路的误差小于1/2 ULSB 。3. 转换时间转换时间指D/A转换电路在输入数字信号开始转换，到输出的模拟电压达到稳定值所需的时间。它是反映D/A转换电路工作速度的指标。转换时间越小，工作速度就越高。 7.1.4集成模数转换器1.集成D/A转换器DAC0808如图示DAC0808为8位数模转换器，其中：D7D0为8位输入数字量，D7为最高位（M

201、SB），为最低位（LSB）；Io是输出的模拟电流；VREF(+)和VREF(-)为正、负基准电压，接基准电流发生电路中运算放大器的反相输入端和同相输入端；COMP（Compensation）为补偿端，外接补偿电容。DAC0808内部示意图DAC0808引脚排列图2.2.集成集成D/AD/A转换器转换器DAC0832DAC0832如图示DAC0832也是一个8位数模转换器，其内部还集成了1个8位输入寄存器、1个8位DAC寄存器。DAC0832的两个寄存器可以进行双缓冲操作，即在对某个数据转换的同时，又可以进行下一个数据的采集，故转换速度较高。DAC0832内部示意图DAC0832引脚排列图DAC

202、0832采用二次缓冲方式，除了能在输出的同时采集下一个数据外，还可以在多个转换器同时工作时，实现多通道D/A的同步输出。 7.1.5集成数模转换器的应用1.DAC0808的应用如图示，在基准电压输入端和基准电源之间需要外接电阻R1。在基准电压VREF=10V、R1 = 5.1、Rf = 5.1的情况下，输出电压为当输入数字量在全0和全1之间变化时，输出模拟电压的变化范围是09.96V。2.DAC0832的应用DAC0832内部的2个寄存器使其应用时有较大的灵活性，可以根据需要接成多种工作方式，也可以简化某些应用中的电路设计。 （1）直通工作方式直通工作方式指：将1、2、17、18脚均接地，IL

203、E保持高电平，如图所示。这种工作方式中，两个内部寄存器的数据均随输入数据的变化而变化，此时D/A转换器的输出也同时跟随变化。（2）单缓冲工作方式如图所示两个寄存器之中任一个处于始终常通的状态，亦可以使两个寄存器同时选通或锁存。DAC寄存器处于常通状态 两个寄存器同时选通或锁存 （3）二级缓冲工作方式如图所示，利用、两个控制信号，分两次完成数字量的传送及转换。这种工作方式中，第一次当与有效时，完成输入的数字量（D7D0）存入输入寄存器中；第二次当与有效时，将输入寄存器中的数据存入DAC寄存器中，并完成数字量到模拟量的转换。3.在锯齿波发生器中的应用如图示，利用数模转换器，配合二进制计数器和集成运

204、算放大器可以组成锯齿波发生器。图中：8位二进制加法计数器在计数脉冲（CP）作用下实现从全0到全1计数，计数器的输出作为DAC0808的数字量输入，经DAC0808转换后输出相应的模拟量。在计数器计数过程中，每来一个CP，计数器输出的数字量增1，经DAC0808转换后输出的模拟量增加一个LSB对应的电压。当计数器输出全1时，DAC0808输入的数字量最大，经转换后输出的模拟量达到最大值。此时，若再来一个CP，则计数器的值由全1变为全0，相应的模拟输出电压也从最大值跳变为0V，输出波形又开始一个新的周期。如果计数脉冲不断，则可在电路的输出端得到周期性的锯齿波。7.2 模数转换自然界中存在的物理量如

205、温度、时间、速度、流量、压力等等大都是连续变化的，要用数字电路特别是计算机来处理这些物理量，必须先将这些物理量转换成模拟量（由其它课程介绍），再将模拟量转换成计算机能够识别的数字量，才能实现对受控对象的有效控制。对模拟信号进行采样、保持、量化和编码，将其转换成相应的数字量就叫模数转换。能实现模数转换的电路称为模数转换器，简称A/D转换器或ADC。ADC是模拟系统到数字系统的接口电路。7.2.1 模数转换演示按图连接电路，将热敏电阻放入温度约4的水中，开关S先置于位置1，接着置于位置2，观察发光二极管的发光情况；升高水温20，再将开关S先置于位置1、接着置于位置2，观察发光二极管的发光情况。 7

206、.2.2 模数转换的基本概念模数转换器（A/D转换器）是模拟系统到数字系统的接口电路。一个完整的模数转换过程通常包括采样保持量化编码等四个部分。在实际电路中，有些过程是合并进行的，如采样和保持，量化和编码在转换过程中可以同时实现。1. 采样定理如图示是某一输入模拟信号经采样后得出的波形。为了保证能从采样信号中将原信号恢复，必须满足条件fs2fi(max)式中，fs为采样频率，fi(max)为输入信号ui中最高次谐波分量的频率。这一关系通常称为采样定理。2采样保持电路A/D转换器在进行模数转换期间，要求输入的模拟信号有一段稳定的保持时间，以便对模拟信号进行离散处理，即对输入的模拟信号进行采样。如

207、图所示是一个实用的采样保持电路。图中：A1、A2是两个集成运算放大器， S是电子模拟开关，L是控制S工作状态的逻辑单元电路，二极管VD1、VD2组成保护电路。保护电路的工作原理是：当 比 u o所保持的电压高出一个二极管的正向压降时，VD1管导通，被箝位于u o+UVD1（UVD1为VD1的正向导通压降）；同理，当 比u o低一个二极管的压降时，VD2管导通，被箝位于u oUVD2。保护电路的作用就是防止在S再次接通以前，ui发生变化而引起 的更大变化，导致 与ui不再保持线性关系，并使开关电路有可能因承受过高的 电压而损坏。3量化与编码用数字量表示输入模拟电压ui的大小时，首先要确定一个单位

208、电压值，然后用ui与事先确定的单位电压值进行比较，并取比较结果的整数倍值来表示输入模拟电压ui的大小，这样的一个过程称为量化。如果把比较结果的整数倍值用二进制数表示，就称为二进制编码，它就是A/D转换输出的数字信号。这里用作比较的单位电压值叫做量化单位，用表示。由于采样得到的样值脉冲的幅度是模拟信号在某些时刻的瞬时值，它们不可能都正好是量化单位的整数倍，在量化时要舍去小数部分，因此会产生一定的误差，这个误差称为量化误差。将模拟信号划分为不同的量化等级时，通常有两种方法，如图所示。 7.2.3 模数转换电路的类型1.逐次逼近型A/D转换电路逐次逼近型A/D转换电路一般由顺序脉冲发生器、逐次逼近寄

209、存器、D/A转换器和电压比较器等部分组成，其原理框图如图示。转换开始后，顺序脉冲发生器输出的顺序脉冲先将逐次逼近寄存器的最高位置1，经D/A转换器转换为相应的模拟电压UA送入比较器，与待转换的输入模拟电压ui进行比较。若UAui，说明数字信号过大，则将最高位的1除去，次高位置1；若UAui，说明数字信号不够大，则将该位的1保留，并将下一位置1，这样逐次比较下去，一直到最低位为止。此时，逐次逼近寄存器的逻辑状态就是对应于输入模拟电压ui的数字量，取出该数字量即得模数转换后的数字信号。2.并行比较型 A/D 转换电路3位并行比较型A/D转换电路的原理电路如图示，由电阻分压器、电压比较器、寄存器及代

210、码转换网络组成。图中的8个电阻将参考电压VREF分成8个等级，其中7个等级的电压分别作为7个比较器C1C7的参考电压，其数值分别为1/15VREF、3/15VREF、13/15VREF。输入电压为ui，它的大小决定各比较器的输出状态，当0 ui 1/15VREF时，C1C7的输出状态都为0；当3/15VREF ui 5/15VREF时，比较器C1和C2的输出C01= C02=1, 其余各比较器的输出状态都为0。根据各比较器的参考电压值，可以确定输入模拟电压值与各比较器输出状态之间的关系。比较器的输出状态由D触发器存储，CP作用后，触发器的输出状态Q7Q1与对应的比较器的输出状态C07C01相同

211、。经代码转换网络 ( 优先编码器 ) 输出数字量D2D1D0。优先编码器Q7的优先级别最高，Q1最低。 3.双积分型A/D转换电路双积分型A/D转换电路的原理电路如图所示，由积分器、比较器、计数器、逻辑控制电路等组成。转换开始前，先将计数器清零，接通S0使电容C完全放电；转换开始时，断开S0。7.2.4 模数转换电路的性能指标1分辨率分辨率通常用数字量的位数表示，如8位、10位、12位、16位分辨率等。若分辨率为8位，表示它可以对全量程的1/256的增量作出反应。分辨率越高，转换时对输入量的微小变化的反应越灵敏。2量程量程即所能转换的电压范围，如5V、10V等。3转换时间转换时间指ADC接到启

212、动命令到获得稳定的数字信号输出所需的时间，它反映ADC的转换速度。不同ADC转换时间差别很大。4转换精度转换精度分为绝对精度与相对精度。绝对精度指实际需要的模拟量与理论上要求的模拟量之差。相对精度指当满刻度值校准后，任意数字量对应的实际模拟量（中间值）与理论值（中间值）之差。7.2.5 集成模数转换器1.集成A/D转换器ADC0809如图示,ADC0809是一个8位模数转换器，其内部还集成了1个8通道选择开关、1个地址锁与译码器、1个三态输出锁存缓冲器。其中：8路通道选择开关可选通8个模拟通道，允许8路模拟信号分时输入，共用 A/D转换器进行转换；三态输出锁存缓冲器用于锁存A/D转换完的数字信

213、号，当OE端为高电平时，才可以从三态输出锁存缓冲器读取转换完的数据。 ADC0809内部示意图ADC0809引脚排列图2.集成A/D转换器AD571AD571是一个10位A/D转换器，具有较高的转换速度。其内部集成了时钟发生器、基准电压电路和三态输出缓冲器，不需要外接时钟脉冲和基准电压VREF，并能直接与单片机连接，使用非常方便。 3.集成A/D转换器AD7896如图示，AD7896是一个12位、带有串行接口的A/D转换器。从VIN端输入的模拟信号，经采样/保持后，由12位A/D转换器转换成数字信号，寄存在输出寄存器中；在外部输入的串行时钟（SCLK）作用下，从SDATA端以串行的方式输出A/

214、D转换后的数字量。 7.2.6 集成模数转换器的应用1.ADC0809的应用ADC0809很容易与微处理器配合使用，也可以单独使用。如图示,输入模拟量ui接IN0，通道选择地址为A2A1A0=000，因此将A2、A1、A0接地。8个数字量输出端各接一只发光二极管，对输出进行二进制指示。当发光二极管亮时，该位输出为1；不亮时，该位输出为0。2. AD7896的应用如图示,AD7896不能直接与微处理器连接，通常借助光耦合器的电气隔离将模数转换后的数字量送至微处理器进行数据处理。光耦合器选用TLP2631，其输入端的电源电压为+6V，输出端为+5V，其响应信号的上升和下降时间都为30ns ，传输延

215、迟时间为75ns 。当VF3，VF4导通时，光耦TLP2631（2）导通，AD7896的4脚获得时钟脉冲，输入信号UI经模/数转换器转换成5脚的数字信号，使VF2导通，同时光耦TLP2631（1）导通，将数字信号从光耦TLP2631（1）送至微型计算机CPU。微型计算机读取数据的定时设定受到光耦合器的传输延迟时间的影响，因此，要使传输时间尽量短，要选用的快速响应的场效应管和光耦合器。本章小结（1）本章重点介绍了数模转换（D/A）电路和模数转换（A/D）电路的基本类型、主要性能指标，集成D/A转换器和集成A/D转换器的识别、选择和应用。（2）将输入的二进制数字量转换成与之成正比的模拟量，称为数模

216、转换。实现数模转换的电路有权电阻网络、R-2R电阻网络等。由于权电阻网络中电阻的阻值较多，不便于集成，因此实际应用中的集成数模转换器常采用R-2R电阻网络转换的方式。（3）通常，集成D/A转换器需要与集成运算放大器配合使用。集成D/A转换器的分辨率和转换精度都与D/A转换器的位数有关，位数越多，分辨率和精度越高。 本章小结（4）将输入的模拟量转换成与之成正比的二进制数字量，称为模数转换。模数转换要经过采样保持、量化、编码几步来实现。采样保持电路对输入模拟信号抽取样值并保持，量化是对样值脉冲进行分级，编码是将分级后的信号转换成二进制代码。在对模拟信号采样时，必须满足采样定理：即fs2fimax。

217、这样才能做到不失真地恢复出原模拟信号。（5）实现模数转换的电路有逐次逼近型电路、并联比较型电路、双积分型电路等。在实际应用中，每一种转换电路都有对应的集成A/D转换器。在高速应用场合，可选用并联比较型A/D转换器，但受位数限制，精度不高，且价格贵；在低速应用场合，可选用双积分型A/D转换器，它精度高，抗干扰能力强。逐次逼近型A/D转换器兼顾了上述两种A/D转换器的优点，速度较快、精度较高、价格适中，因此应用比较普遍。（6）无论是D/A转换还是A/D转换，基准电压VREF都是一个很重要的应用参数，要理解基准电压的作用，尤其是在A/D转换中，它的值对量化误差、分辨率都有影响。一般应按器件手册给出的

218、电压范围取用，并且保证输入的模拟电压最大值不能大于基准电压值。 第8章 半导体存储器及应用 半导体存储器是用于存储大量二进制信息的半导体器件，是数字系统特别是计算机系统中不可缺少的重要组成部分。半导体存储器的分类方法很多，按照数据存取方式不同，半导体存储器可分为两大类：只读存储器ROM和随机存取存储器RAM；按照器件类型分，有双极型和场效应型两种。双极型速度快，但功耗大，一般用于大型超高速计算机中；场效应型速度相对较低，但功耗很小，集成度高，在大规模集成电路中采用较多。本章主要介绍只读存储器的识别及应用，随机存储器的识别及应用。 第8章 半导体存储器及应用本章要点只读存储器及应用随机存取存储器

219、及应用半导体存储器的性能指标8.1 只读存储器及应用只读存储器，简称为ROM（Read-only memory ），其特点是：存储的信息一旦写入（即将数据存入存储器），在工作过程中不会改变，断电后数据也不会丢失。因此，只读存储器也称为固定存储器。根据数据写入的方式不同，分为固定ROM和可编程ROM（简称PROM）。PROM又包括可擦除可编程ROM（EPROM）、电可擦除可编程ROM（EEPROM）和FLASH存储器。8.1.1 只读存储器演示按图示连接电路。检查无误后断开DIP2开关的S7S0，接通电源。改变DIP1开关的S7S0的状态，观察发光二极管的发光情况。 8.1.2 只读存储器的基本

220、类型1.固定ROM如图示，固定ROM又称为掩膜ROM，简称为MROM。在制造时，由生产厂家利用掩模技术直接把数据写入存储器中。MROM制成后，存储的数据也就固定了，用户在使用时无法再改变，只能读出。存储矩阵由许多存储元素排列组成。每个存储元素存放一位二进制代码“0” 或“ 1”，通常称为“位（bit）”。若干个存储元素（即若干位，例如m位）组成一个“字”(也称为一个存储单元)，每个字中二进制代码的位数称为“字长”。ROM的存储元素可以用二极管构成，也可以用三极管或MOS管构成。如图示是PMOS构成的字长为4位的4个字存储器矩阵示意图。存储矩阵中，没有接PMOS的位置存储的是“1”；接PMOS的

221、位置存储的是“0”。存储器存储能力用存储容量来衡量，存储容量用存储矩阵的存储元素数目来表示，写成“字数位数”的形式，单位为“位（bit）”。图示的存储矩阵，存储容量为44位。 2. 可编程ROM（1）PROMPROM在出厂时全部存储“1”，用户可根据需要将某些单元改写为“0”，但只能改写一次，故又称其为一次可编程只读存储器。目前基本上退出了应用。（2）EPROM在许多含有ROM的产品开发中，不可避免地需要进行编程测试编程的多次反复，所以在PROM的基础上，又出现了可擦除的可编程只读存储器EPROM。如，紫外线擦除型的可编程只读存储器，20世纪80年代到20世纪90年代曾经广泛应用。 如图所示是

222、地址码为11位，存储容量为16Kb（2K8）的EPROM 。其输入地址被分为2组进行译码，这样做的好处是减少了译码输出线的条数。对不同存储容量的存储器而言，其结构上的区别在于地址码的位数和存储矩阵的存储单元数不同。（3）EEPROMEPROM在擦除、编程时需要从机器上拿下来，放在专门的装置上进行，不仅脱机操作手续多、耗时长，而且编程电压高，安全性差。后来逐渐开发出了电擦除可编程ROM，即EEPROM，也可表示为E2PROM。EEPROM具有在写入信息前自动进行在线电擦除的特点，可以对1个字节进行擦除和写入，也可以对1页进行擦除和写入，不需要专用设备，因此使用十分方便。1个字节（Byte）定义为

223、8位（bit），通常对应1个存储单元。1页（Page）通常有64个字节，对应64个存储单元。如图示，写入数据时，使 =0、 =1，在地址端加入地址码、数据输入/输出端加入待存储的数据，只需置 =0，即可写入数据。读出数据时，置 =0、 =1、 =0，即可从输入/输出端读出对应地址单元中存储的数据。（4）FLASH存储器 FLASH存储器（又称闪速存储器，简称为“闪存”）是新型非易失性存储器。它与EEPROM的区别是：EEPROM可以按“字节”或“页”擦除和写入，而闪速存储器只能以“页”进行擦除和写入。目前“闪存”被广泛用在PC机的主板上，用来保存BIOS程序，便于进行程序的升级。另外一个应用领

224、域是移动存储设备，如U盘和MP3，具有抗震、速度快、耗电低等优点。存储容量为256Kb（32K8）、双列直插式封装的FLASH存储器AT29C256如图所示。 该芯片的数据写入是以“页”进行的，因此要改写某一存储单元的数据，整页的数据都要重写。 3. 可编程ROM的型号与封装（1）可编程ROM的型号可编程ROM的型号标注主要有5个部分，如图所示。其中：第1部分的字母表示生产商，如“M”为ST、“AT”为ATMEL等；第2部分的数字表示类型，如“27”表示是EPROM、“28”表示EEPROM、“29”表示FLASH存储器；第3部分的字母“C”或“F”表示工作电源电压为+5V，也可以省略；第4部

225、分的数字表示存储容量，如“16”表示16Kb（2K8）、“010”表示1Mb（128K8）、“4001”表示4Mb（512K8）、4002表示4Mb（256K16）等。第5部分的数字表示存取时间，单位为ns。（2）可编程ROM的封装可编程ROM除了双列直插式封装外，还有LLC和TSOP封装，如图所示。LLC封装的引脚也为直插式，但分布在四周。TSOP封装的引脚在两边，但只能贴着电路板焊接。在实际应用中，应根据具体的需要选择它们。LCC封装TSOP封装8.1.3 只读存储器的应用只读存储器主要用于保存经常使用的不变数据。借助只读存储器，通过对读、写数据的选择，可以实现某些特定的功能。如图示是用E

226、EPROM（如AT28C16）代替4线-7线译码器实现八段数码显示的电路。将ROM需输出的数据预先写入存储器的000H00FH单元。于是，在输入的4位二进制数作用下，数码管显示出相应的数码。 8.2 随机存取存储器及应用随机存取存储器，简称为 RAM（Random access memory）。使用时，必须保持供电，否则其保存的数据将消失，所以，随机存取存储器也称为读写存储器。根据所采用器件类型不同，RAM可分为双极型（三极管）和单极型（场效应管）。按照工作方式不同，可分为静态RAM和动态RAM两类。8.2.1 随机存取存储器演示按图所示连接电路，检查无误后断开DIP2开关的S7S0，接通电源

227、。设置DIP1开关的S7S0。每设置好一个数据，在计数器的CP端输入一个单次脉冲，使计数器状态增1，即存储器地址增1；接着闭合开关S3，将设置好的数据写入相应的存储单元后，再断开开关S3。观察发光二极管的发光情况。 8.2.2 随机存储器的基本类型 1. 静态随机存储器（Static RAM，简称SRAM）SRAM利用具有两种稳定状态的触发器记忆二进制信息，其中一个状态表示“1”，另一个状态表示“0”。 SRAM的读写次数不影响其寿命，可无限次读写。在保持SRAM的电源供给情况下，其内容不会丢失。SRAM速度非常快，是目前读写最快的存储设备，但是它的价格也最贵。2. 动态随机存储器（Dynam

228、ic RAM，简称DRAM）DRAM利用MOS管极间电容上存储的电荷实现记忆二进制信息，有电荷时表示为“1”、无电荷时表示为“0”。由于每读出一次，电容上的电荷要减少一部分，因此这种读出称为破坏性读出。为了保持电容上的保存的信息不丢失，就必须定时给电容补充电荷。给电容补充电荷，将存储信息恢复的操作，通常称为“刷新”或“再生”。DRAM的集成度高、功耗低，但应用时外围电路复杂，速度较慢，需要定期刷新。图示是DRAM芯片2164，其存储容量为64K1位，芯片内部含有4个128128译码矩阵，每个译码矩阵配有128个读出放大器，及一套I/O控制电路。8.2.3随机存取存储器的应用1位扩展当存储系统的

229、实际字长已超过RAM芯片的字长时，需要对RAM进行位扩展。位扩展的基本思路是：将多片RAM的地址线、读出线和片选信号线对应地并接在一起，而各个芯片的输入/输出（I/O）作为字的各个位。图示是用8片DRAM芯片2164扩展为64K8的存储系统连接图。2.字扩展字扩展指的是增加存储系统中字的数量。字扩展的基本思路是：通过外加译码器控制RAM芯片的片选输入端来区分各芯片的地址范围，实现字数的扩展。图示是用4片SRAM芯片KM6264扩展为48K8位的存储系统。每片KM6264的数据线、读/写控制线相应并联，作为存储系统的数据线、读/写控制线。将地址总线低位地址A12A0与各片KM6264的13位地址

230、端相连，而地址总线的高2位地址线A14，A13送入2线-4线译码器，译码输出分别与4个KM6264的片选端相连。8.3 半导体存储器的性能指标1. 存储容量 容量是指半导体存储器芯片上能存储的二进制数的位数。存储容量越大，说明它能存储的信息就越多。存储容量是半导体存储器的重要性能指标，通常用存储器芯片所能存储的字数和字长的乘式来表示。即：存储容量字数字长 例如，容量为10241的芯片，则该芯片上有1024个存储单元，每个单元内可存储一位二进制数；再如，存储容量为2564的存储芯片表示它有256个存储单元，每个单元可以存放4位二进制信息。2. 存取时间 半导体存储器的存取时间指的是，微处理器从其

231、中读取或写入一个数所需要的时间，亦称为读写周期，即存储器从接收到微处理器送来的地址，到微处理器从该地址读取或写入一个数据所需要的时间。存取时间越短，其运行速度就越快。半导体存储器的存取时间一般以ns为单位。存储器芯片的手册中一般会给出典型的存取时间或最大时间。在芯片外壳上标注的型号往往也给出了时间参数，例如M27C256B-70，表示该芯片的存取时间为70ns。8.3 半导体存储器的性能指标3. 功耗 半导体存储器的功耗指的是，其正常工作时所消耗的电功率。半导体存储器的功耗可分为工作功耗和维持功耗。工作功耗是指存储器芯片被选中进行读写操作时的功耗；维持功耗是指存储器芯片未被选中而仅仅维持已存储

232、信息时的功耗。存储器的功耗与存取速度有关，一般存取速度越快，功耗也就越大。4. 可靠性 半导体存储器的可靠性指的是它对周围电磁场、温度、湿度等的抗干扰能力。由于存储器常采用超大规模集成电路工艺制成，故它的可靠性通常较高，寿命比较长，平均无故障时间可达几千小时以上。5. 价格 价格也是半导体存储器的一个重要指标。一般地，在满足系统要求的前提下，尽可能选择低价位的半导体存储器芯片，以便节约成本。 在实际中选择半导体存储器，需根据不同的要求和应用场合，重点考虑某个或某几个指标。例如，如果需要存储大量信息，则首先要考虑的指标可能是存储器的容量，其他的指标是次要考虑因素；如果是应用在电池供电的便携式仪器

233、中，则首先需要考虑的指标可能是存储器的功耗；如果应用在对实时监测与控制系统中，则首先需要考虑的指标可能是存取时间等。本章小结（1）半导体存储器是现在数字系统中的重要组成部分，它可分为ROM和RAM两大类，绝大部分是采用MOS工艺制成的大规模集成电路。（2）ROM是非易失性存储器，断电后，信息仍能保存在ROM中。根据数据写入的方式不同，ROM可分为固定ROM和可编程ROM。而可编程ROM又可细分为PROM、EPROM、E2PROM和FLASH存储器等。特别是E2PROM和FLASH存储器可以进行电擦写，已兼有了RAM的特性。（3）RAM是易失性存储器，断电后，其中的信息会丢失。根据工作方式不同，

234、RAM可分为静态RAM（SRAM）和动态RAM（DRAM）两类。SRAM是用触发器记忆数据，而DRAM是靠MOS管极间电容存储数据的。因此，在不停电的情况下，SRAM中的数据可以长久保存，而DRAM中的数据则必须定期刷新。（4）半导体存储器的性能指标是选用半导体存储器的依据，主要有存储容量、存取时间、功耗、可靠性及价格等。 第9章 可编程逻辑器件的应用本章要点：可编程逻辑器件的基本结构与分类常用可编程逻辑器件可编程逻辑器件的开发工具可编程逻辑器件的应用实例9.1 可编程逻辑器件的基本结构与分类1. 查阅图9.1所示芯片的功能、技术参数和制造商，比较它们的性能。 GAL16V8 EPF10K10

235、 EPM7128 XILINX公司的芯片图9.1 芯片实物图2. 查阅资料，了解可编程逻辑器件的发展历程。9.1.2 9.1.2 可编程逻辑器件的基本结构与分类可编程逻辑器件的基本结构与分类可编程逻辑器件（PLD）的生产厂家众多，产品名称各异，分类方法多样。根据密度分类，可编程逻辑器件可分为低密度（LDPLD）和高密度（HDPLD）两类。图9.2 可编程逻辑器件分类示意图1. 低密度可编程逻辑器件简介低密度可编程逻辑器件简介无论是PLA也好，PAL或GAL也好，这类低密度可编程逻辑器件都包含一个与阵列和一个或阵列，通过对与、或阵列的编程，可实现各单逻辑应用。（1 1）可编程逻辑阵列（）可编程逻

236、辑阵列（PLAPLA）可编程逻辑器件都包含一个与阵列和一个或阵列，二者都是可编程的，故可以实现非标准式的各种逻辑电路。（2 2）可编程阵列逻辑（）可编程阵列逻辑（PALPAL）PAL是在PROM基础上发展起来的一种可编程逻辑器件，采用了熔丝编程方式、双极型工艺制造， 因而器件的工作速度很高（可达十几ns）。PAL器件由可编程的与阵列、固定的或阵列和输出电路三部分组成。由于它们是与阵列可编程，而且输出结构种类很多， 因而给逻辑设计带来很大的灵活性。 PAL的输出结构PAL基本与门阵列是可编程的，而或门阵列是固定连接的。 PAL的特点PAL提高了功能密度，节省了空间；提高了设计的灵活性，且编程和使

237、用都比较方便；有上电复位功能，可以防止非法复制。PAL的主要缺点是由于采用了双极型熔丝工艺（PROM结构），只能一次性编程，因而使用者仍要承担一定的风险。（3）通用阵列逻辑（GAL）通用阵列逻辑GAL是Lattice 公司于1985年首先推出的新型可编程逻辑器件。GAL是PAL的第二代产品，但采用了ECMOS工艺、可编程的I/O结构，使用户可以重复修改芯片的逻辑功能，在不到 1 秒钟时间内即可完成芯片的擦除及编程。根据门阵列的可编程结构，GAL可分成两大类：一类是与PAL基本结构相似的普通型，其与门阵列是可编程的，或门阵列是固定连接的，如图9.1（a）所示的GAL16V8；另一类是新一代GAL

238、 器件，其与门阵列及或门阵列都是可编程的，如GAL39V18。2. 高密度可编程逻辑器件简介（1）现场可编程门阵列（FPGA） FPGA内部互连结构由多种长度不同的连线资源组成，每次布线的延迟可不同，其基本逻辑单元结构如图9.4所示。逻辑单元主体为由静态随机存储器（SRAM）构成的函数发生器，即查找表。通过查找表可实现逻辑函数功能。图9.1（b）所示的产品即是此器件。图9.4 含查表的逻辑单元（FPGA）（2）复杂可编程逻辑器件（CPLD）CPLD内部互连结构由固定长度的连线资源组成，布线的延迟确定，逻辑单元主要由“与或阵列”构成，如图9.5所示。图9.5 CPLD的逻辑单元CPLD是从PAL

239、和GAL器件发展出来的器件，采用EEPROM工艺。任意一个组合逻辑都可以用“与或”表达式来描述，所以该“与或阵列”结构能实现大量的组合逻辑功能。图9.1（c）所示的产品即是此器件。（3 3）CPLDCPLD和和FPGAFPGA的区别的区别CPLD和FPGA的主要区别在于以下几点。 基本逻辑单元的结构不同。CPLD布线的延迟确定，而FPGA每次布线的延迟可能不同。 集成度的不同。CPLD一般为50050000门，而FPGA则在1k100 M门左右。 应用范围的不同。CPLD逻辑能力强而寄存器少（1k左右），适用于控制密集型系统；而FPGA逻辑能力较弱，但寄存器多（100多k），适于数据密集型系统

240、。3. 器件的选择 在进行小规模逻辑电路设计时，选择低密度的可编程逻辑器件就够用了。在进行大规模逻辑电路设计时，则采用高密度的可编程逻辑器件。如果电路设计中控制部分较多，通常选择CPLD器件；如果电路设计中需要处理的数据较多，通常选择FPGA器件。9.2 常用的可编程逻辑器件9.2.2 常用可编程逻辑器件1. ALTERA公司的FPGA器件 ALTERA公司的FPGA器件主要有FLEX 10K系列、FLEX 6000系列、FLEX 8000系列、Cyclone系列、Stratix系列、ACEX 1K系列和APEX 20K系列等。在编程工艺上，这些系列都采用SRAM工艺。（1）FLEX 10K系

241、列FLEX 10K是ALTERA公司于1998年推出的第一个集成了嵌入式阵列块（EAB）的PLD，由于其具有高密度、低成本、低功率等特点，成为ALTERA公司PLD中应用前景最好的器件系列之一。FLEX 10K系列把连续的快速通道互连与独特的嵌入式阵列结构相结合，同时还结合了众多可编程器件的优点来完成普通门阵列的宏功能。其产品系列如表9.1所示。（2）FLEX 6000系列系列FLEX 6000FLEX 6000系列为大容量设计提供了一种低成本可编系列为大容量设计提供了一种低成本可编程的门阵列。每个逻辑单元（程的门阵列。每个逻辑单元（LE）含有一个四输入查）含有一个四输入查找表、一个寄存器以及

242、作为进位链和级联链功能的专用找表、一个寄存器以及作为进位链和级联链功能的专用通道。每通道。每10个个LE组成一个逻辑阵列块（组成一个逻辑阵列块（LAB）。）。 FLEX 6000系列器件含有可重构的系列器件含有可重构的SRAM单元，设计者单元，设计者可以灵活迅速地更改其设计。可以灵活迅速地更改其设计。FLEX 6000系列提供系列提供1600025000个可用门、个可用门、13201960个个LE及及117218个用户可用个用户可用I/O引脚。此外，引脚。此外，FLEX 6000能够实现在系能够实现在系统重配置并提供多电压统重配置并提供多电压I/O接口。接口。（3）FLEX 8000系列FLE

243、X 8000系列适合于需要大量寄存器和I/O引脚的应用系统。该系列器件的集成度为250016000可用门、2821500个寄存器以及78208个用户可用I/O引脚。FLEX 8000能够通过外部配置EEPROM或智能控制器进行在系统配置。FLEX 8000还提供了多电压I/O接口，允许器件接在以不同电压工作的系统中。（4）Stratix系列Stratix系列是ALTERA公司于2002年2月推出的PLD器件，具有增强时钟管理和锁相环能力，最多可有40个独立的系统时钟管理区和12个锁相环。内嵌乘加结构的DSP块，适用于高速数字信号处理。内嵌的存储单元有：可配置成移位寄存器的512比特小容量RAM

244、（M512）、4k比特容量的标准RAM（M4k）和512k比特的大容量RAM（Mega RAM），这三种存储单元都自带奇偶校验。其产品系列如表9.2所示。（5）Cyclone 系列Cyclone系列是ALTERA公司成本最低的FPGA，集成逻辑单元291020060个，支持多种I/O标准，最多两个锁相环，共有六个输出和层次化的时钟结构，为复杂设计提供了强大的时钟管理电路。其产品系列如表9.3所示。（6 6）ACEX 1KACEX 1K系列系列 ACEX 1K系列器件将查找表（LUT）与嵌入式阵列块（EAB）结合起来，提供了一种具有高效管芯的低成本结构。在EAB实现RAM、ROM、双端口RAM或

245、FIFO（First Input First Output，先入先出）功能的同时，基于查找表的逻辑阵列能优化数据通路和寄存器。这些单元使ACEX 1K系列产品适用于复杂的逻辑功能和存储功能的应用场合，如数字信号处理、宽带数据通路控制、数据传输和微处理器等方面。其产品系列如表9.4所示。（7）APEX 20K系列APEX 20K系列器件是一种多核结构，集查找表（LUT）、乘积项（PT）和嵌入式存储器（ESB）于一体的器件。这种特性有利于将处理器、存储器及接口等功能的各种子系统集成在单个芯片上。APEX 20K系列器件的典型门数已从1万门发展到240万门。2. ALTERA公司的CPLD器件ALT

246、ERA公司的CPLD器件主要有MAX7000、Classic系列、MAX3000、MAX5000、MAX9000等多种系列，这些器件都具有可重复编程的功能。Classic系列和MAX5000系列采用EPROM工艺（紫外线擦除的可编程逻辑器件），MAX3000、MAX7000和MAX9000系列采用EEPROM工艺（电可擦除的可编程逻辑器件）。（1）MAX 7000系列MAX 7000系列是ALTERA公司销售量最大的产品，属于高性能、高密度的CPLD。MAX 7000系列包含6005000个可用门、32256个宏单元、44208个用户I/O引脚、引脚到引脚最短延迟为5.0ns，计数器最高工作频

247、率可达178.6MHz。其产品系列如表9.5所示。（2）Classic系列Classic系列是ALTERA公司最早的产品系列，其集成度可达900可用门、68个引脚。工业标准的Classic系列由一个具有公共互连逻辑的阵列构成，适合于集成度低、价格便宜的场合使用。该系列器件维持状态的电流只有微安量级，具有独特的零功耗模式，这对于低功耗的应用场合非常理想。该系列采用基于EPROM的编程工艺，编程信息不易丢失，可通过紫外线照射进行擦除。（3）MAX 3000系列MAX 3000系列是ALTERA公司的廉价、高集成度的可编程逻辑器件系列，集成度范围为6005000可用门、32256个宏单元、34158

248、个可用I/O引脚。MAX 3000器件提供JTAG接口，支持ISP（即芯片支持在线编程），其器件组合传输延迟时间快至4.5ns，16位计数器频率可达192.3MHz。MAX 3000器件具有多个系统时钟，还具有可编程的速度/功率控制功能。这些器件的I/O引脚能与5.0V、3.3V和2.5V逻辑电平相兼容，支持热拔插和多电压接口。（4）MAX 5000系列MAX 5000系列广泛应用于需要高级组合逻辑的低成本场合，其集成度为6003750可用门、28100个可用I/O引脚。MAX 5000器件采用EPROM技术，其编程信息不易丢失，可用紫外光进行擦除。由于该系列器件已很成熟，加之ALTERA公司

249、对其生产制造工艺的不断改进，使得MAX 5000系列器件每个宏单元的价格与大批量生产的ASIC和门阵列芯片接近。（5）MAX 9000系列 MAX 9000系列集高效宏单元和延迟可预测的快速通道互连结构于一体，器件的集成度为600012 000可用门、320560个宏单元及多达216个用户I/O引脚。MAX 9000系列器件适用于高性能、在系统可编程的系统级功能设计。9.3 可编程逻辑器件的开发工具可编程逻辑器件的开发工具，主要有EDA仿真软件和EDA开发硬件设备，两者配合完成可编程逻辑器件的开发工作。目前较流行的开发软件主要有ALTERA公司的QUARTUS II软件、MAXPLUS II软

250、件等。ALTERA等公司也提供配套的开发实验箱和开发板。国内也有很多厂家，采用ALTERA公司或Xilinx公司的FPGA/CPLD芯片为核心，自主研制了开发实验箱和开发板。本书以红色飓风II代开发板为载体，QUARTUS II软件为主要工具软件，介绍可编程逻辑器件应用的开发、调试和加载运行。9.3.1 任务描述1. 仔细观察红色飓风II代开发板的组成，观察核心芯片型号，查阅资料了解开发板上有哪些类型的接口。2. 查阅资料，了解目前市场上还有哪些适合做可编程逻辑器件开发的硬件设备。图9.7 红色飓风II代开发板9.3.2 开发工具介绍1. 红色飓风II代开发板红色飓风II代开发板采用的核心芯片

251、是ALTERA公司的EP1C6Q240芯片，如图9.8所示。芯片内含有5960LEs，相当于15万门的规模。红色飓风II代开发板采用了应用广泛，性能稳定的Cypress公司CY68013A芯片实现USB2.0高速接口，能够与计算机之间实现高速的数据传递，如图9.9所示。2. 开发软件目前，主流的开发软件是QUARTUS II。QUARTUS II是美国ALTERA公司的第四代可编程逻辑器件开发软件，它是一个高度集成的高效设计环境，包含了可编程器件设计中所有的输入、编译、综合优化、定时分析、仿真及器件编程等功能。QUARTUS II软件使用简便，而且对系列器件的编译配置性能最为优异。支持的器件非

252、常广泛，包括STRATIC II、CYCLONE II、FLEX 7000、CYCLONE和MIPS-BASED EXCALIBUR等。QUARTUS II采用LOGICLOCK技术，提高了设计效率，可支持百万门级的设计，并对第三方软件提供了良好支持。（1）QUARTUS II软件的工作界面 QUARTUS II软件的工作界面如图9.10所示，由工程导航窗口、任务窗口、主窗口、消息窗口、状态窗口等多个窗口组成。具有菜单栏、工具栏、标题栏、状态栏等多个观察和操作栏目。从菜单栏入手，可以完成设计、仿真、下载的各个环节。QUARTUS II软件的工具栏主要包括文件控制工具、动态菜单、引脚分配工具、芯

253、片配置工具、编译控制工具、时序分析工具和编译报告工具，这些工具分别放置在工具栏的不同位置，如图所示。（2）QUARTUS II软件的工具栏（3）QUARTUS II软件的任务窗口 QUARTUS II软件的任务窗口提供了观察任务执行情况的功能。点击任务窗口即图9.12（a）上的任何一个任务项，可打开对应的任务视窗，观察任务进展及细节。比如点击“Compile Design”前的“+”号，可展开Compile任务窗口，如图9.12（b）所示，双击“Classic Timing Analysis”则弹出对应的时序分析信息框，如图9.12（c）所示，可以观察任务的时序信息。9.4 可编程逻辑器件的应

254、用实例可编程逻辑器件是通过用户编程实现所需逻辑功能的数字集成电路，利用可编程逻辑器件内部的逻辑结构可以实现任何逻辑表达式或者寄存器函数。它是在ASIC设计的基础上发展起来的，并成为世界半导体产品市场上发展最快的领域。可编程逻辑器件在数字系统的设计中得到了广泛的应用，比如音响领域、通信领域、互联网领域等，深入地影响着人们的生活。下面以一个简单的流水灯设计与实现实例，介绍可编程逻辑器件设计的主要方法及实现的主要步骤。9.4.1 任务描述1. 观察流水灯演示实验现象，比较它与传统流水灯的实现方法有什么不同？ 2 2、阅读流水灯的、阅读流水灯的Verilog HDLVerilog HDL代码，代码，查

255、阅资料，了解程序。查阅资料，了解程序。流水灯的Verilog HDL程序：module led_run(iClk,oLed); /定义模块led_run,其输入输出端口有iclk和oLed两个。input iClk; /其中iClk为输入端口output 3:0 oLed; /oLed为四位输出端口reg 3:0 oLed; /oLed为四位寄存器型变量reg 24:0 count; /count为25位寄存器型变量reg 1:0 state; /state为两位寄存器型变量wire clk; /内部连线型信号clk always (posedge iClk) /当iClk上升沿到来时，程序依

256、次执行count=count+1; /计数值自动加一assign clk=count24; /将第25位最高位赋值给clk信号，count计数主要起分频、延时作用 always (posedge clk) /当clk上升沿到来时，依次执行begin.end间语句begincase(state) 2b00: oLed=4b0001; /如果state为00，则将0001赋值给oLed2b01: oLed=4b0010; /如果state为01，则将0010赋值给oLed2b10: oLed=4b0100; /如果state为10，则将0100赋值给oLed2b11: oLed=4b1000; /

257、如果state为11，则将1000赋值给oLedendcase ； /结束选择state=state+1; /state值自动加一，改变state状态end /结束beginendmodule /结束模块语句9.4.2 Verilog HDL程序的编写硬件描述语言是一种专门应用于可编程逻辑器件的高级模块化语言。硬件描述语言发展至今已有二十多年历史，并成功用于设计的各个阶段，如仿真、验证、综合等。到1980年代，已出现了上百种硬件语言。进入1980年代后期，硬件描述语言向标准化方向发展，最终VHDL和Verilog HDL适应了这种趋势要求，先后成为标准硬件描述语言。下面重点介绍Verilog

258、HDL。 Verilog HDLVerilog HDL程序是由模块组成的，每个模块的基程序是由模块组成的，每个模块的基本结构如图本结构如图9.14所示。模块内包含模块端口定义所示。模块内包含模块端口定义和模块内容两部分，其中模块内容又由和模块内容两部分，其中模块内容又由I/O声明、声明、信号类型声明和功能描述信号类型声明和功能描述3部分构成。部分构成。1. 模块端口定义模块端口定义用来声明电路设计模块的输入/输出端口，端口定义格式如下：Module 模块名（端口1，端口2，端口3，.）；.Endmodule端口定义在圆括号内，是设计电路模块与外界联系的全部输入/输出端口信号或引脚，它是设计实体

259、对外的一个通信界面，是外界可以看到的部分，多个端口名之间用“，”号分隔。例如：module adder1(sum,cout,ina,inb,cin).Endmodule 定义了一个全加器模块端口。端口名为adder1，有5个端口，分别为求和端口sum、进位端口cout、输入端口ina和inb、低位进位端口cin。2. 模块内容（1）I/O声明模块的I/O声明用来声明模块端口定义中，各端口数据的流动方向，包括输入（input）、输出（output）和双向（inout）。I/O声明格式如下：Input 端口1，端口2，端口3，./申明输入端口Output 端口1，端口2，端口3，./申明输出端口（

260、2）信号类型声明信号类型声明用来声明设计电路的功能描述中，所用信号的数据类型和函数。信号数据类型主要有连线（wire）、寄存器（reg）、整型（integer）、实型（real）和时间（time）等。（3）功能描述功能描述是Verilog HDL程序设计中最主要的部分，用来描述设计模块的内部结构和模块端口的逻辑关系，在电路上相当于器件的内部电路结构。功能描述语句可以用assign语句、元件例化语句（instantiate）、always块语句、initial块语句等方法实现。通常，把确定这些设计模块描述的方法成为建模。 Assign语句建模 Assign语句一般适合对组合逻辑进行赋值，称为连续

261、赋值方式。例：assign cout,sum=ina+inb+cin;全加器中用这样的语句实现了一位全加器的进位cout和输出sum的建模。在语句表达式中用并接运算符，将cout、sum两个一位数并接成二位数。 元件例化语句建模元件例化方式建模是利用Verilog HDL提供的元件库实现的。例如，用与门例化元件定义一个三输入与门，可写为： and myand3(y,a,b,c);其中and是Verilog HDL元件库中与门元件名，myand3是例化出的三输入与门，y是与门的输出端，a、b和c是输入端。 用always语句建模Always块语句可以产生各种逻辑，常用于时序逻辑的功能描述。一个程

262、序设计模块中可以包含一个或多个always语句。程序运行中，在某种条件满足时，就重复执行一遍always结构中的语句。 Initial块语句建模Initial块语句与always块语句类似，只不过它只执行一次就结束了。综上所述，Verilog HDL程序是一个模块化程序，模块可以进行层次嵌套。每个模块的内容嵌在module和endmodule两个语句之间。每个模块先要进行端口定义，并声明端口数据是输入（input）、输出（output）或是双向（inout）；然后，对模块的功能进行逻辑描述，以便实现特定的逻辑功能。有关Verilog HDL的详细语法及编程方法请参阅专门介绍硬件描述语言的书籍。

263、9.4.3 创建工程文件并进行环境配置在QUARTUS II中建立工程文件，其建立步骤如图9.15所示。初学者可以使用QUARTUS II软件的工程文件向导来建立工程文件。1. 添加Verilog HDL程序（1）打开QUARTUS II软件。（2）选择文件菜单【File】【New Project Wizard.】，打开工程文件向导，如图9.16所示。点击【New Project Wizard.】菜单选项，弹出如图9.17所示对话框。 （3）点击【Next】按钮，弹出如图9.18所示对话框。在第一行，可以指定工程文件存放的目录。第二行中指定工程文件的名称，第三行中指定顶层模块名。需要说明的是这

264、里的顶层模块名，一定要和Verilog HDL程序中所描述的顶层模块名一致。否则，编译的时候程序会报错。在本例中Verilog HDL程序的第一句“module led_run(iClk,oLed)”实际上已经指出其顶层模块名为“led_run”。因此，这里输入“led_run”，如图9.19所示。在这个对话框中点击【.】按钮，弹出如图9.21所示的对话框。选择后缀为“.V”的源文件，点击【打开】按钮。在弹出的对话框中，点击【Add】按钮，将源文件添加到工程中，如图9.22所示。（5）点击【Next】按钮，进入下一个对话框，如图9.23所示。在这个对话框中进行芯片的设置。首先，在“FAMILY

265、”中选择“Cyclone”、“Target Device”中选择“Specific device selected in Available devices list”选项；然后，在右侧的“Package”中选择“PQFP”封装形式、“Pin count”中选择“240”、“Speed grade”中选择“8”；最后，在“Available devices：”中选择“EP1C6Q240C8”，完成芯片的设置。图9.23 芯片选择对话框QUARTUS II软件可以兼容第三方的EDA工具软件，比如功能仿真和时序仿真用的Modelsimse等。如果调试过程中需要选择第三方的应用软件，则在这里进行选择

266、。本例比较简单，这里采用默认值，运用QUARTUS II软件自带的仿真软件就可以完成任务了。（7）点击【Next】按钮，进入下一步。弹出如图9.25所示的对话框。这里将前面的设置做了详细的描述，如果没有错误就可点击【Finish】按钮，结束工程文件的创建。此时在左侧的小窗口看见如图9.26所示的内容。图9.26工程导航窗口（8）双击“led_run”，可打开Verilog HDL程序，如图9.27所示。说明：初学者运用工程文件向导，按照提示步骤设定相应参数，很容易就创建了工程文件。在工程文件的创建过程中，最关键的是各步参数的设置，选择的参数与硬件设备一定要匹配。2. 进行语法分析（1）选择主菜

267、单中的【Processing】【Start】【Start Analysis &Synthesis】，选择方式如图9.28所示。 在左下角的状态窗口会弹出如图9.29所示的进度标识。在最下方的消息窗口中会显示语法分析的信息，告警信息用蓝色文字显示，错误信息用红色显示，如图9.30所示。错误信息，必须修改，普通的告警则可以不处理在屏幕的中央还会出现提示对话框，如图9.31所示。（2）点击【确定】按钮，会弹出如图9.32所示的语法分析报告框。仔细阅读此报告框可知，工程文件名为“led_run”，顶层模块名为“led_run”，采用Cyclone系列的芯片EP1C6Q240C8。本数字电路是在FPGA

268、开发板上实现，需要用到31个逻辑单元（Total logic elements），而整个EP1C6Q240C8大约包含6000个逻辑单元（Total logic elements），这是一个很小规模的工程。总共用到的引脚数为5，而整个EP1C6Q240C8可用的引脚是185个，只是使用了其中的一小部分。说明：语法分析，是对Verilog HDL程序中的语法进行分析。根据语句所描述的内容，对工程的规模，需要使用的逻辑门的多少等进行分析。语法分析是先有逻辑概念，再在此基础上选择和设计硬件资源，体现了自顶向下的设计思想。在语法分析没有错误后，可进入下一步，指定设备。3. 指定设备（1）选择主菜单中的

269、【Assignments】【Device】，如图9.33所示。弹出的对话框如图9.34所示。选择高级选项“Device and Pin Options.”，弹出如图9.35所示对话框。它包含很多页面，点击【General】页，因为是初学，此页选项按照默认设置。（2）点击【Configuration】页面，弹出如图9.36所示对话框。因为FPGA开发板使用的串行配置器件EPCS1，采用的是主动模式，因此在“Configuration scheme”选项中选择主动模式“Active Serial（can use Configuration Device)”,在“use configuration

270、device”选项中选择“EPCS1”，在产生配置码流“Generate compressed bitstreams”前点勾“”，点击【确认】按钮，这样此页面就设置好了。（3）选择【Unused Pins】页面，如图9.37所示。这里的设置比较重要，在“Reserve all unused pins”中将没有用到的引脚都由默认设置“As output driving ground（输出至地）”设置成“As input tri-stated（输入至三态）”。说明：工程的功耗和FPGA中使用的引脚有密切的关系。这个工程中只用到了5个引脚，如果采用默认设置，则相当于所有的引脚都在用，功耗是非常大的，

271、所以应进行修改，把不用的引脚关掉。其他页面采用默认值。在指定设备的过程中，最主要的是各参数的设置，尤其需要重视的是对没有使用的引脚方式的选择，它直接关系到芯片的功耗，也极易被忽视。指定设备完成后，就进入到指定引脚这一步了，把程序中所需要的信号映射到FPGA硬件的引脚上。4. 指定引脚（1）选择【Assignments】【Pins】菜单选项，如图9.38所示，打开引脚设置对话框。 因为前面已经做过语法分析，软件会自动把需要的信号映射到引脚映射信号栏中，如图9.39所示。在“Location”栏填写指定引脚号，这主要依据开发板的引脚说明或开发板的原理图标识。在开发板的说明书中，可查到50兆的时钟信

272、号对应的引脚是153，填入“Location”中iClk信号后，其他的LED灯通过查阅，分别是7、8、11、12，按顺序填入oLed3、oLed2、oLed1、oLed0对应Location位置，如图9.40所示。（2）在“I/O Standard”栏，可选择FPGA的电平方式。它支持很多类型的电平，这里选择默认值。（3）指定好引脚，选择保存，完成引脚映射。工程文件创建完成。说明：工程文件的建立，主要包含添加程序、语法分析、指定设备、指定引脚这几个步骤，它们是有先后顺序的，不可调换顺序。9.4.4 编译、仿真在建立好工程文件后，就可以进行整体编译和仿真，以验证程序的正确性。下面分别介绍整体编译

273、和仿真的实现步骤。1. 整体编译整体编译是在前面部分的准备工作基础上，对文件进行编译的过程。其编译过程示意图如图9.41所示。（1）在主菜单中，选择【Processing】【Start Compilation】如图9.42所示。编译时会在左下方的状态窗口显示编译进度条，如图9.43所示。可以看到，整体编译分为4个步骤。第一，语法分析；第二，适配，根据器件进行FPGA的适配；第三，装配，把程序分成每个宏单元的形式，再分配到FPGA的空间中；第四，时序分析，可以分析工程的时序、时钟。编译完成后，会弹出报告信息窗口，显示编译中的错误和告警信息，如图9.44所示。信息报告框中的信息如果是告警信息，一般

274、可以不用管，但如果是错误信息则必须修正。在报告信息中还可以看出整个工程所占有的FPGA资源状况。例如，小于1%的资源，5个引脚，没有用到锁相环和片上RAM。观察屏幕，如图9.45所示（3）选择中间窗口的选项，还可以看到很多编译信息，在进行高级FPGA开发时，需要了解这些信息。其具体操作步骤是在图9.45中，选择时序分析，即【Timing Analyzer】【Summary】选项,则弹出对应信息框如图9.46所示，观察此图可知时钟最高可以跑到275MHZ。2. 软件仿真在硬件调试之前，可以使用软件进行仿真，看仿真的结果是否满足要求。这样会给硬件的调试带来很大方便，也可以节省很多硬件调试时间。可以

275、采用第三方的仿真软件，也可以采用QUARTUS II自带的仿真软件。这里采用自带仿真软件进行仿真，分为前仿真和后仿真，即功能仿真与时序仿真。仿真执行顺序如图9.47所示。（1）建立波形矢量文件进行仿真之前需要预先建立波形矢量文件。波形矢量文件主要完成如下设置：设置仿真需要观察的引脚和对象，设立仿真时间及仿真间隔时间。波形矢量文件的建立步骤如下。 设置仿真需要观察的引脚和对象。步骤1：点击【File】【New】，弹出New对话框，选择其中的“Other Files”页面，如图9.48所示。继续选择“Vector Waveform File”，弹出如图9.49所示的窗口。步骤2：双击左侧空白区域，

276、弹出添加引脚对话框，如图9.50所示。步骤3：点击【Node Finder】 按钮，弹出如图9.51所示对话框。步骤4：点开“Filter”的下拉菜单，如图9.52所示，点击“Pins：all”，选择所有的引脚。点击【List】按钮，查看所有可选择的引脚，如图9.53所示。步骤5：选择要观察的时钟引脚iClk，点击按钮，将其加入到观察引脚中。步骤6：选择要观察的输出引脚“oLed”，将其添加到观察引脚中。如图9.54所示。步骤7：如果还需要对中间变量进行观察，则可以如图9.55所示，在“Filter”窗口中选择“Registers:pre-synthesis”寄存器，点击【List】按钮，将所

277、有的寄存器在列表框中显示，如图9.56所示。步骤8：选择需要观察的寄存器state，点击按钮，加入到观察窗口中，如图9.56所示。步骤9：点击【OK】按钮，弹出对话框如图9.57所示。步骤10：再点击【OK】按钮，可以看到，在波形矢量文件中已经加入了需要观察的信号，如图9.58所示。 设立仿真时间及仿真间隔时间。设立仿真时间及仿真间隔时间。步骤1：选择【Edit】【End Time】，弹出对话框窗口，如图9.59（b）所示。设置仿真时间为1ms。步骤2：选择【Edit】【Grid Size】，点选时间间隔“Time period：”，在“period：”文本框中设置时间间隔为“20ns”（与实

278、际时钟50MHz相吻合），如图9.60（b）所示。 设置激励源时钟信号。步骤1：在已经打开的波形矢量文件窗口中，点击选中“iClk”，如图9.61所示。步骤2：点击红色标注选项，弹出如图9.62所示对话框。步骤3：设置周期为“20ns”（和实际时钟一致）、初始相位0度、占空比50%（标准的方波信号），完成时钟信号的设置。点击【OK】按钮，在观察窗口上看到方波信号如图9.63所示。步骤4： 选择【File】【Save As】，弹出“Save As”对话框中。仿真波形文件的默认扩展名为“*.VWF”。在“Save As”对话框中，输入文件名“led_run.vwf”，点击【保存】按钮，保存仿真波形

279、文件，如图9.64所示。此时观察屏幕左侧的工程导航窗口，在“Files”页面中，可以看到出现了波形矢量文件led_run.vwf”，如图9.65所示。（2）功能仿真步骤1：选择【Processing】【Simulator Tool】，弹出对话框窗口，如图9.66（b）所示。步骤2：点开“Simulator mode：”的下拉菜单，选择功能仿真“Functional” 选项，如图9.67所示。步骤3：勾选“Overwrite simulation input file with simulation results”选项，如图9.68所示，将输出结果覆盖到输入文件中，否则输入文件还和原来一样，无

280、法观察仿真波形。步骤4：点击【Generate Functional Simulation Netlist】按钮，产生功能仿真网表。功能仿真网表产生后，弹出图9.69所示的对话框。如果没有错误，点击【确定】按钮。步骤5: 点击【Start】按钮（或在“Processing”下拉菜单中，点击“Start”），开始仿真，如图9.70所示。步骤6: 仿真完成后，点击【Open】按钮。在弹出对话框中点击【确定】按钮，观察仿真波形如图9.71所示。从波形图上看，时钟信号已经加上了，但是输出结果是一条直线，没有任何改变。这主要是因为仿真时间只有1ms，而程序中要经过一秒的时间输出（LED灯）才会改变。也就

281、是说要仿真1s才能看到输出状态的改变。仿真1s，在仿真软件中实现起来是非常长的时间，是不可能这样做的。因此可以在程序中做相应的修改，让输出改变时间缩短，便于仿真。步骤7: 在工程导航窗口双击“led_run”，打开原文件。在程序中不做分频，选择主时钟iClk作为输出和操作时钟，如图9.72所示。修改后，点击【保存】按钮。说明：这样做的目的仅仅是加快仿真的时间，而又不影响在软件上观察功能的实现。实际在硬件上应用时，还需要修改回来。步骤8：在主菜单中，选择【Processing】【Start Compilation】，重新进行整体编译。编译完成后，报告信息如图9.73所示。步骤9：选择【Proce

282、ssing】【Simulator Tool】，点击【Generate Functional Simulation Netlist】按钮，重新生成仿真网表。仿真网表完成后，点击【Start】按钮，开始仿真。步骤10：仿真完成后，点击【Open】按钮，在弹出对话框中点击【确定】按钮，观察波形文件，如图9.74所示。步骤11：选择“放大缩小”工具（图9.75中红色圆圈选中的工具），点击鼠标右键，缩小波形，可以看到改变分频比后的输出波形基本正确，如图9.75所示。（3）时序仿真时序仿真又称后仿真。所谓后仿真就是将延时的情况反映到仿真结果中，观察考虑到器件的延时后，功能是否仍满足要求。具体操作如下。 步

283、骤1：选择【Processing】【Simulator Tool】，点开“Simulator mode：”的下拉菜单，选择“Timing” 选项，如图9.79所示。步骤2：点击【Start】按钮，开始仿真。仿真完，点击【Open】按钮，观察仿真波形，如图9.80所示。步骤3：拖动标尺查看延时时间，如图9.81所示。说明： 由图9.80可知，“oLed”信号相对于“iClk”时钟信号的延时时间在6.4ns，约一个基本传输门的延时。 再次放大缩小波形，观察结果后发现，延时不会影响到功能，说明设计程序没有问题。 在进行时序仿真的波形观察时，最关键就是看延时是否影响到结果的实现，如果没有影响，就是正确

284、的，可下载到硬件中运行。9.4.5 加载调试仿真结束后，可以进行软件的下载，在硬件电路上实现程序所要求的逻辑功能。在软件下载到硬件之前，需要将开发板电源连接上，将下载电缆连接到下载端口JTAG或AS端口上，主机端选择USB口或并口。开发板上JTAG端口位置和AS端口位置如图9.82所示,USB端口有两个，上方USB端口为低速端口，即USB1.0端口，下方USB端口为高速端口，即USB2.0端口。在QUARTUS II软件中，下载分为两种模式：JTAG模式的下载和AS模式的下载。JTAG模式的下载，具有在线调试功能，程序下载后，如果有问题可在线进行调试，但是开发板一旦发生意外断电，则程序不能保留

285、，需要重新下载。AS模式则不同，其程序在开发板断电和重新上电后依然可以保存和调用。在下载到硬件时，往往先选择JTAG模式，在调试好的基础上再选择AS模式烧写程序到配置的存储芯片中。1. JTAG模式下载步骤1：选择【Tools】【Programmer】，如图9.83所示。打开下载对话框如图9.84所示。在这里可以看到默认的选项是“JTAG”模式下载。步骤2：点击【Hardware Setup】按钮，弹出如图9.85所示对话框。程序会自动检测连接到主机的电缆为并口下载电缆,即“Usb-Blaster”，在Currently selected hareware选项中选择“usb blaster u

286、sb2.0”选项。再点击【Close】按钮，关闭此对话框，回到图9.84所示页面。点击【Auto Detect】按钮，检测到FPGA设备为“EP1C6Q240”，如图9.86所示，说明电缆连接正确，连接线路畅通。步骤3：选中“EP1C6Q240”所在行，按【Delete】按钮删除。如图9.87所示。步骤4：点击【Add File. 】按钮，弹出对话框如图9.88所示。在该对话框中选择下载文件，进行加载操作。说明：下载文件的扩展名分两种，一种为“*.sof ”，表示其对应于JTAG下载方式，支持在线调试；另一种为“*.pof ”，表示其对应于AS下载方式，用于将程序直接烧写到配置的存储芯片中。步

287、骤5：双击“.sof ”文件，打开后，勾选“Progarm Configure”选项，如图9.89所示。步骤6：点击图9.89中所示的【Start】按钮，进行下载。下载到100%后，观察开发板上的灯是否依次点亮。如果依次点亮，则流水灯在线调试实验成功。2. AS模式下载步骤1：下载模式要改为“AS”模式，参数设置如图9.90所示。步骤2：点击【Add File.】 按钮，将*.pof文件加入到下载文件中，如图9.91所示。将【Progarm Configure】选项勾上，在开发板上将电缆从JTAG插口更换到AS插口，点击【Start】按钮进行下载。步骤3：下载完成后，拔掉下载电缆，开发板断电后

288、再上电，依然可以看到开发板上的流水灯闪烁。技能实训 用FPGA开发板设计3-8译码器1实训目的（1）了解FPGA设计的常规步骤和流程（2）掌握QUARTUS II软件的设计与调试步骤。 （3）掌握FPGA开发板下载实现技巧。2. 器材准备3. 实训相关知识在可编程逻辑器件（PLD）没有出现之前，数字系统的传统设计往往采用搭积木的方式进行。实际上是对电路板进行设计，通过标准集成电路器件搭建成电路板来实现系统功能。数字系统的积木块就是具有固定功能的标准集成电路器件，如TTL的74/54系列、CMOS的4000/4500系列芯片和一些固定功能的大规模集成电路等。设计中的灵活性差，受芯片制约，同时搭成

289、一个大系统需要的芯片种类多且数目大。调试工作也较繁琐。可编程逻辑器件（PLD）的出现，给数字系统的传统设计法带来新的变革。采用可编程逻辑器件（PLD）进行数字系统的设计，是采用分层次的设计、基于芯片的设计，即直接设计满足要求的PLD芯片来实现数字系统功能。有别于传统的设计方法，它采用的是自上而下、由粗到细、逐步求精的电路设计方法。设计最顶层是指系统的整体要求，最下层是指具体的逻辑电路实现。自上而下是指将数字系统的整体逐步分解为各个子系统和模块，若子系统规模还是较大则可进一步分解成更小的子系统和模块，层层分解，直至整个系统中各子模块关系合理，便于设计实现为止。这种自上而下的设计方法为电路设计带来

290、一次重大变革。它既提高了开发效率增加了已有开发成果的可继承性，又缩短了开发时间。完整的PLD设计流程包括代码设计与输入、功能仿真、综合、综合后仿真、布线布局、布局布线后仿真、加载调试等步骤。其中对于综合后仿真这一步骤，如果设计者确信设计代码不会产生综合歧义，可以省略。主要设计步骤示意图如图9.92所示。4. 实训内容（1）阅读、理解用Verilog HDL编写的3-8译码器程序。（2）打开QUARTUS II软件，创建工程文件，并加载Verilog HDL编写的3-8译码器程序。（3）对文件做语法分析，并指定设备，设置参数，指定引脚。（4）编译文件，修改错误。（5）运用QUARTUS II软件

291、，进行功能仿真。（6）在QUARTUS II环境中，进行综合操作，生成逻辑网表。（7）进行时序仿真。（8）加载调试。将后缀为“*.sof”的配置文件通过JTAG口下载到芯片中，进行在线调试。观察实验现象和结果。（9）硬件实现，即将后缀为“*.pof”的配置文件烧写到配置的存储芯片中，观察实验现象，断电后重新上电，再次观察实验现象。（10）实训结束后，整理好本次实训所用的器材，清洁工作台，打扫实训室。5. 实训报告要求（1）观察实验现象，比较它与普通TTL芯片实现3-8译码器有什么不同。（2）实验过程中若遇到故障，说明故障现象，分析产生故障的原因，提出解决方法。（3）总结采用可编程逻辑器件设计数

292、字电路的主要步骤。（4）完成实训报告。附：3-8译码器Verilog HDL程序module translater38(data_in,led_out,oLed_s);input 2:0 data_in; output 7:0 led_out; output 3:0 oLed_s; reg 7:0 led_out; always (data_in0 or data_in1 or data_in2)case(data_in)3b000 : led_out = 8b0000_0001;3b001 : led_out = 8b0000_0010;3b010 : led_out = 8b0000_01

293、00;3b011 : led_out = 8b0000_1000;3b100 : led_out = 8b0001_0000;3b101 : led_out = 8b0010_0000;3b110 : led_out = 8b0100_0000;3b111 : led_out = 8b1000_0000;endcaseassign oLed_s = 4b1000; endmodule本章小结（1）可编程逻辑器件PLD的出现，使数字系统的设计过程和电路结构都大大简化，同时也使电路的可靠性得到提高。PLD器件主要有PLA、PAL、GAL、CPLD和FPGA等。（2）低密度的可编程逻辑器件都是由与阵

294、列和或阵列构成的。PLA的与或阵列都是可编程的；PAL的与阵列是可编程的，而或阵列是固定的；GAL两种实现方式都有，但其编程只有在开发软件和硬件的支持下才能完成。GAL的输出具有可编程的逻辑宏单元，可以由用户定义所需的输出状态，具有速度快、功耗低、集成度高等特点。 （3）高密度的可编程逻辑器件主要有CPLD和FPGA两大类。各自的逻辑单元结构不同及应用场合不同。（4）运用FPGA开发板和QUARTUS II软件结合，即可进行可编程逻辑电路的设计。设计采用自顶向下的设计思路，运用Verilog HDL语言或其他HDL语言，对逻辑进行描述，结合QUARTUS II或其他仿真软件，完成功能设计、仿真与下载实现。（5）硬件下载的先后顺序是先JTAG模式、后AS模式。使用JTAG模式下载时，其对应的下载文件后缀名为“*.sof”。使用AS模式下载时，其对应下载文件的后缀名为“*.pof”。如果对程序结果很有把握，可以省略JTAG模式，直接采用AS模式下载。习题二、简答题1. 可编程逻辑器件有几种?2. QUARTUS II 中功能仿真与时序仿真有什么异同？3. QUARTUS II中使用JTAG接口下载后缀为“*.sof”的文件到硬件电路和使用AS接口下载后缀为“*.pof”的文件到硬件电路在有什么不同？4. 简述可编程逻辑器件设计的常规步骤有哪些？本章到此结束，谢 谢！