数字电子技术基础简明教程课件第3章_组合逻辑电路

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1、肖合九肖合九 教授教授数字电子技术基础数字电子技术基础简明教程简明教程 1第第3 3章章 组合逻辑电路组合逻辑电路 2第第3章章 组合逻辑电路组合逻辑电路 概述概述3.1 3.1 组合电路的基本分析方法和设计方法组合电路的基本分析方法和设计方法3.2 3.2 加法器和数值比较器加法器和数值比较器3.3 3.3 编码器和译码器编码器和译码器3.4 3.4 数据选择器和分配器数据选择器和分配器3.5 3.5 用中规模集成电路实现组合逻辑函数用中规模集成电路实现组合逻辑函数3.6 3.6 只读存储器只读存储器3.7 3.7 组合电路中的竞争冒险组合电路中的竞争冒险3一、组合逻辑电路的特点一、组合逻辑

2、电路的特点逻辑功能的特点逻辑功能的特点：任意时刻的稳定输出仅仅取决于任意时刻的稳定输出仅仅取决于当时的输入信号，而与电路原来的状态无关。当时的输入信号，而与电路原来的状态无关。 组合逻辑电路的一般结构如图所示。组合逻辑电路的一般结构如图所示。组合逻辑电路的概述组合逻辑电路的概述 电路结构的特点：电路结构的特点： 1、由门电路组合、由门电路组合而成，不包含任何而成，不包含任何记忆元件；记忆元件； 2、信号是单向传、信号是单向传输的，不存在输出输的，不存在输出到输入的反馈回路。到输入的反馈回路。组合逻辑电路I输输入入I0In-1I1Y0Ym-1Y1Y输输出出Y0=F0(I0,I1,In-1)Y1=

3、F1(I0,I1,In-1) Ym-1=Fm-1(I0,I1,In-1) 数字逻辑电路分为组合逻辑电路和时序逻辑电路数字逻辑电路分为组合逻辑电路和时序逻辑电路4二、组合电路逻辑功能的表示方法二、组合电路逻辑功能的表示方法 用来表示逻辑函数的几种方法用来表示逻辑函数的几种方法逻辑图、真值表、逻辑图、真值表、卡诺图、逻辑表达式及时间图等，都可以用来表示组合卡诺图、逻辑表达式及时间图等，都可以用来表示组合电路的逻辑功能。电路的逻辑功能。 三、组合逻辑电路的分类三、组合逻辑电路的分类 1、按照逻辑功能特点不同划分：加法器、比较器、编、按照逻辑功能特点不同划分：加法器、比较器、编码器、译码器、数据选择器

4、和分配器、只读存储器等。码器、译码器、数据选择器和分配器、只读存储器等。 2、按照使用基本开关元件不同划分：、按照使用基本开关元件不同划分：CMOS、TTL等。等。 3、按照集成度不同划分：、按照集成度不同划分：SSI（Small Scale IC，小规小规模集成电路模集成电路 ）、）、MSI （Medium Scale IC，中规模集成电中规模集成电路路 ） 、LSI （Large Scale IC，大规模集成电路大规模集成电路 ） 、VLSI （Very Large Scale IC，超大规模集成电路超大规模集成电路 ）等。）等。5 3.1 3.1 组合电路的基本分析方法和设计方法组合电路

5、的基本分析方法和设计方法 一、分析方法一、分析方法 根据给定的逻辑图写根据给定的逻辑图写出输出函数的逻辑表达式。出输出函数的逻辑表达式。 化简逻辑表达式，求化简逻辑表达式，求出输出函数的最简出输出函数的最简与或与或表表达式。达式。 列出输出函数的真值列出输出函数的真值表。表。 描述电路的逻辑功能。描述电路的逻辑功能。 所谓组合逻辑电路的分析，就是根据给定的逻辑电路所谓组合逻辑电路的分析，就是根据给定的逻辑电路图，求出电路的逻辑功能。图，求出电路的逻辑功能。 3.1.1 3.1.1 组合电路的基本分析方法组合电路的基本分析方法 给定组合逻辑电路给定组合逻辑电路写输出逻辑表达式写输出逻辑表达式化简

6、化简分析其功能分析其功能列出真值表列出真值表分析其功能分析其功能6二、分析举例二、分析举例解解 ： 、根据逻辑图写输出逻辑表达式并化简、根据逻辑图写输出逻辑表达式并化简例例1：组合逻辑电路如图，组合逻辑电路如图，试分析其逻辑功能。试分析其逻辑功能。、根据逻辑表达式列真值表、根据逻辑表达式列真值表、由真值表分析逻辑功能、由真值表分析逻辑功能当当AB相同时，输出为相同时，输出为0 0当当AB相异时，输出为相异时，输出为1 1异或功能。异或功能。&YAB01100 00 11 01 1YA B7解解：、根据逻辑图写输出逻辑表达式、根据逻辑图写输出逻辑表达式例例2：组合逻辑电路如图，试分析其逻辑功能。

7、组合逻辑电路如图，试分析其逻辑功能。Y31111ABCYY1Y21、化简逻辑表达式、化简逻辑表达式电路的输出电路的输出Y只与输入只与输入A、B有有关，而与输入关，而与输入C无关。无关。Y和和A、B的逻辑关系为与非运算的关系。的逻辑关系为与非运算的关系。、电路的逻辑功能、电路的逻辑功能8 例例3：试分析下图所示电路的逻辑功能，图中输入信试分析下图所示电路的逻辑功能，图中输入信号号A、B、C、D是一组是一组4位二进制代码。位二进制代码。 解：解： 写输出函写输出函数数Y的逻辑表达式的逻辑表达式 进行化简进行化简&ABW&CX&DY9 解：解： 列真值表列真值表 如右表所示。如右表所示。 功能说明功

8、能说明 由右表所示真值表可以明显看出，由右表所示真值表可以明显看出，如如3.1.1所示逻辑图是一检奇电路，即所示逻辑图是一检奇电路，即当输入当输入4位二进制代码位二进制代码A、B、C、D的的取值中，取值中，1的个数为奇数时输出的个数为奇数时输出Y为为1，反之，为偶数时输出，反之，为偶数时输出Y为为0。01101001100101100 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 1YA B C D10例例4 4：试分析图示

9、电路的逻辑功能。试分析图示电路的逻辑功能。解：解：第一步：由逻辑图第一步：由逻辑图可以写输出可以写输出F的逻的逻辑表达式为：辑表达式为： 11第二步：原式可变换为第二步：原式可变换为 第四步：确定电路的逻辑第四步：确定电路的逻辑功能。功能。 由真值表可知，三个变量由真值表可知，三个变量输入输入，只有两个只有两个及两个以上变量取值为及两个以上变量取值为1 1时，时，输出才为输出才为1 1。可见电路可实现。可见电路可实现多数表决多数表决逻辑功能。逻辑功能。第三步：列出真值表如表所示。第三步：列出真值表如表所示。ABCF0000010000100111100010111101111112 3.1.2

10、 3.1.2 组合电路的基本设计方法组合电路的基本设计方法 一、设计方法一、设计方法 根据要求，设计出适合需要的组合逻辑电路应该遵循根据要求，设计出适合需要的组合逻辑电路应该遵循的基本步骤，可以大致归纳如下：的基本步骤，可以大致归纳如下： 1、进行逻辑抽象进行逻辑抽象 分析设计要求，确定输入、输出信号及它们之间的分析设计要求，确定输入、输出信号及它们之间的因果关系。因果关系。 设定变量，即用英文字母表示有关输入、输出信号，设定变量，即用英文字母表示有关输入、输出信号，表示输入信号者称为输入变量，有时也简称为变量，表表示输入信号者称为输入变量，有时也简称为变量，表示输出信号者称为输出变量，有时也

11、称为输出函数或简示输出信号者称为输出变量，有时也称为输出函数或简称函数。称函数。 组合逻辑功辑电路的设计是根据给定的实际逻辑问题，组合逻辑功辑电路的设计是根据给定的实际逻辑问题，求出实现其逻辑功能的逻辑电路。求出实现其逻辑功能的逻辑电路。13 状态赋值，即用状态赋值，即用0 0和和1 1表示信号的有关状态。表示信号的有关状态。 列真值表。根据因果关系，把变量的各种取值和相列真值表。根据因果关系，把变量的各种取值和相应的函数值，以表格形式一一列出，而变量取值顺序则应的函数值，以表格形式一一列出，而变量取值顺序则常按二进制数递增排列，也可按循环码排列。常按二进制数递增排列，也可按循环码排列。 2

12、2、进行化简、进行化简 输入变量比较少时，可以用卡诺图化简。输入变量比较少时，可以用卡诺图化简。 输入变量比较多用卡诺图化简不方便时，可以用公输入变量比较多用卡诺图化简不方便时，可以用公式法化简。式法化简。 3 3、画逻辑图画逻辑图 变换最简与或表达式变换最简与或表达式，求出所需要的最简式。，求出所需要的最简式。 根据最简式画出逻辑图根据最简式画出逻辑图。14 二、设计举例二、设计举例 例例1 1：试设计一个三人多数表决电路，要求提案通过试设计一个三人多数表决电路，要求提案通过时输出为时输出为1 1，否则为，否则为0 0。 解：解：分析：分析：“多数表决电路多数表决电路”是按照少数服从多数的是

13、按照少数服从多数的原则对某项决议进行表决，确定是否通过。原则对某项决议进行表决，确定是否通过。 令令 逻辑变量逻辑变量A、B、C 分别代表参加表决的分别代表参加表决的3 3个个成员，并约定逻辑变量取值为成员，并约定逻辑变量取值为0 0表示反对表示反对，取值为，取值为1 1表示表示赞成；赞成； 逻辑函数逻辑函数Y表示表决结果。表示表决结果。Y取值为取值为0 0表示决议被表示决议被否定，否定，Y取值为取值为1 1表示决议通过。表示决议通过。 按照少数服从多数的原则可知，函数和变量的关系是：按照少数服从多数的原则可知，函数和变量的关系是：当当3 3个变量个变量A、B、C中有中有2 2个或个或2 2个

14、以上取值为个以上取值为1 1时，函数时，函数Y的值为的值为1 1，其他情况下函数，其他情况下函数Y的值为的值为0 0。151 1、列真值表、列真值表2 2、由真值表可写出：、由真值表可写出：Y(A,B,C)=m(3,5,6,7)11100001BC00 01 11 10 01AY3 3、填卡诺图化简逻辑函数、填卡诺图化简逻辑函数000101110 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1YA B C 4 4、 输出函数式输出函数式Y=AB+BC+AC5 5、用与门、或门设计、用与门、或门设计电路电路6 6、用与非门设计电路、用与非门设计电路 思考：若思考：若

15、只只用二输入与非门设用二输入与非门设计电路，如何画逻辑图？计电路，如何画逻辑图？提示：提示：的形式画逻辑图的形式画逻辑图。将函数式化为将函数式化为&11ABCY&ABCY&16首先确定输入变量首先确定输入变量： 设：设：A,B,C为输入变量分别代表参加表决的逻辑变量，为输入变量分别代表参加表决的逻辑变量，Y为输出为输出变量，表示输出结果。变量，表示输出结果。 规定：规定：A,B,C为为1 1表示赞成，为表示赞成，为0 0表示反对。表示反对。Y=1=1表示通过，表示通过，Y=0 =0 表示反对。表示反对。ABAC第二步：函数化简第二步：函数化简第三步：画逻辑电路图第三步：画逻辑电路图解：解：第一

16、步：列真值表第一步：列真值表真值表真值表ABCY00000010010001101000101111011111ABCY& 例例2 2：设计一个三变量表决器，其中设计一个三变量表决器，其中A A具有否决权。具有否决权。BCA000111100111117 例例3 3：设计一个楼上、楼下开关的控制逻辑电路来控设计一个楼上、楼下开关的控制逻辑电路来控制楼梯上的路灯，使之在上楼前，用楼下开关打开电制楼梯上的路灯，使之在上楼前，用楼下开关打开电灯，上楼后，用楼上开关关灭电灯；或者在下楼前，灯，上楼后，用楼上开关关灭电灯；或者在下楼前，用楼上开关打开电灯，下楼后，用楼下开关关灭电灯。用楼上开关打开电灯，

17、下楼后，用楼下开关关灭电灯。 解：解：设定变量和状态赋值：设定变量和状态赋值：设楼上开关为设楼上开关为A，楼下开楼下开关为关为B，灯泡为灯泡为Y。并设并设A、B闭合时为闭合时为1 1，断开时为，断开时为0 0；灯亮时灯亮时Y为为1 1，灯灭时，灯灭时Y为为0 0。 列真值表：列真值表：根据逻辑要求列出真值表如下。根据逻辑要求列出真值表如下。 逻辑表达式：逻辑表达式：由真值表由真值表得逻辑逻辑表达式得逻辑逻辑表达式已为最简与或表达式A BY0 000 111 011 1018画逻辑电路图：画逻辑电路图：用与非门实现用异或门实现19 例例4 4：设计一个路灯控制电路，要求实现的功能是：设计一个路灯

18、控制电路，要求实现的功能是：当总电源开关闭合时，安装在三个不同地方的三个开当总电源开关闭合时，安装在三个不同地方的三个开关都能独立地将灯打开或熄灭；当总电源开关断开时，关都能独立地将灯打开或熄灭；当总电源开关断开时，路灯不亮。路灯不亮。 解：解： 逻辑抽象逻辑抽象 输入、输出信号：输入信号是四个开关的状态，输输入、输出信号：输入信号是四个开关的状态，输出信号是路灯的亮、灭。出信号是路灯的亮、灭。 设定变量用设定变量用S表示总电源开关，用表示总电源开关，用A、B、C表示安表示安装在三个不同地方的分开关，用装在三个不同地方的分开关，用Y表示路灯。表示路灯。 状态赋值：用状态赋值：用0表示开关断开和

19、灯灭，用表示开关断开和灯灭，用1表示开关表示开关闭合和灯亮。闭合和灯亮。20 列真值表：由题意不难理解，一般列真值表：由题意不难理解，一般地说，四个开关是不会在同一时刻动作地说，四个开关是不会在同一时刻动作的，反映在真值表中任何时刻都只会有的，反映在真值表中任何时刻都只会有一个变量改变取值，因此按循环码排列一个变量改变取值，因此按循环码排列变量变量S、A、B、C的取值较好，如右表的取值较好，如右表所示。所示。00000000101010100 0 0 00 0 0 10 0 1 10 0 1 00 1 1 00 1 1 10 1 0 10 1 0 01 1 0 01 1 0 11 1 1 11

20、 1 1 01 0 1 01 0 1 11 0 0 11 0 0 0YS A B C 进行化简进行化简 由下图所示由下图所示Y的卡诺图可得的卡诺图可得101001010000000 0BC10110001SA00 0111 1021 画逻辑图画逻辑图 用异或门和与门实现。用异或门和与门实现。 变换表达式变换表达式 逻辑图：如下图所示。逻辑图：如下图所示。11&ABCSY22作业题作业题P225 题题3.1(a) P226 题题3.4P226 题题3.6 Y123一、填空题一、填空题 1 1、组合逻辑电路是指任何时刻电路的稳定输出，仅、组合逻辑电路是指任何时刻电路的稳定输出，仅仅只决定于仅只决定

21、于( )( )。 该时刻各个输入变量的取值该时刻各个输入变量的取值 2 2、从电路结构上看，组合逻辑电路是由常用门电路、从电路结构上看，组合逻辑电路是由常用门电路组合而成，其中既无组合而成，其中既无( )( )，也也不包含不包含( )( )。可以存储信号的记忆元件可以存储信号的记忆元件 从输出到输入的反馈连接从输出到输入的反馈连接二、分析题二、分析题 1 1、组合电路如下图所示，分析该电路的逻辑功能。、组合电路如下图所示，分析该电路的逻辑功能。 &1 1ABCYP 解：解： 由逻辑图逐级写由逻辑图逐级写出逻辑表达式。为了写表达出逻辑表达式。为了写表达式方便，借助中间变量式方便，借助中间变量P2

22、4 化简与变换。因为下一步要列真值表，所以要通化简与变换。因为下一步要列真值表，所以要通过化简与变换，使表达式有利于列真值表，一般应变过化简与变换，使表达式有利于列真值表，一般应变换成与换成与或式或最小项表达式。或式或最小项表达式。A B CY0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 101111110 由表达式列出真值表，见表。由表达式列出真值表，见表。经过化简与变换的表达式为两个最小经过化简与变换的表达式为两个最小项之和的非，所以很容易列出真值表。项之和的非，所以很容易列出真值表。 分析逻辑功能分析逻辑功能 由真值表可知，当由真值表可知，当A、B、C三个

23、变三个变量不一致时，电路输出为量不一致时，电路输出为“1”1”，所，所以这个电路称为以这个电路称为“不一致电路不一致电路”。 25 2 2、电路如下图所示，要求：、电路如下图所示，要求：写出写出F的表达式；的表达式；说说明电路的逻辑功能；明电路的逻辑功能；用最简的逻辑电路实现用最简的逻辑电路实现F。 &1 1ABCF11 1&1 11& 解：解： 由逻辑图写出由逻辑图写出逻辑表达式逻辑表达式 列真值表如左，可见该电路是三变列真值表如左，可见该电路是三变量的奇校验电路。量的奇校验电路。A B CF0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 101101001 实

24、现实现F的最简逻辑电路如下图所示。的最简逻辑电路如下图所示。BCF1 11 1A26三、设计题三、设计题 1 1、设计一个组合电路，其输入是、设计一个组合电路，其输入是3位二进制数位二进制数BB2B1B0，输，输出是出是Y12B、Y2B2，Y1、Y2也是二进制数。也是二进制数。 解：解：3位二进制数位二进制数B的最大值为的最大值为7，所以，所以Y12B的最大值为的最大值为14，因此因此Y1为为4位二进制数，位二进制数，令令Y1Z3Z2Z1Z0；Y2B2的最大值为的最大值为49，因此因此Y2为为6位二进制数，位二进制数，令令Y2 F5F4F3F2F1F0。列真值表如下：。列真值表如下：B2 B1

25、 B0Z3 Z2 Z1 Z0F5 F4 F3 F2 F1 F00 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 0 0 00 0 1 00 1 0 00 1 1 01 0 0 01 0 1 01 1 0 01 1 1 00 0 0 0 0 00 0 0 0 0 10 0 0 1 0 00 0 1 0 0 10 1 0 0 0 00 1 1 0 0 11 0 0 1 0 01 1 0 0 0 1 由表由表可知，可知， Y1 相相当于当于B左移一位，右左移一位，右端补零，故端补零，故 Z3=B2 ，Z2=B1， Z1=B0 ，Z0=027 B2B1B0 1 & F

26、0F1&1F2F3 &1& F4F511Z3Z2Z1Z0 由由 画出逻辑电路图如下。画出逻辑电路图如下。28 3.2 3.2 加法器和数值比较器加法器和数值比较器 一、半加器和全加器一、半加器和全加器 3.2.1 3.2.1 加法器加法器 1 1、半加器、半加器能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。加数加数本位本位的和的和向高向高位的位的进位进位292 2、全加器、全加器能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数相加，求得和及进位的逻辑电路称为全加器。Ai、Bi：加数， Ci-1：低位来的进位，Si：本位的和， Ci：向高位的进位。30

27、用与门和或门实现用与门和或门实现国标符号AiBiCi-1SiCiCI CO Si Ci 1 11 Ai Bi Ci-1 1 1 & & & & & & & 31 用与或非门实现用与或非门实现先求Si和Ci。为此，合并值为0的最小项。再取反，得：3233实现多位二进制数相加的电路称为加法器。1、4位串行进位加法器位串行进位加法器构成构成构成构成：把4个全加器串联起来，低位全加器的进位输出连接到相邻的高位全加器的进位输入。 二、加法器二、加法器 由由于于每每一一位位相相加加结结果果，必必须须等等到到低低一一位位的的进进位位产产生生以以后才能建立，因此这种结构也叫做后才能建立，因此这种结构也叫做逐位

28、进位加法器逐位进位加法器。其其特特特特点点点点是是结结构构简简单单，最最大大缺缺缺缺点点点点是是运运算算速速度度慢慢。为为了了提提高高运运算算速速度度，必必须须减减小小或或消消除除由由于于进进位位信信号号逐逐位位传传递递所所消消耗耗的的时时间间，采用采用超前进位加法器超前进位加法器。342、超前进位加法器（并行进位加法器）超前进位加法器（并行进位加法器）4位加法器中，第位加法器中，第1 1位全加器的输入进位信号的表达式为位全加器的输入进位信号的表达式为第第2 2位全加器的输入进位信号的表达式为位全加器的输入进位信号的表达式为第第3 3位全加器的输入进位信号的表达式为位全加器的输入进位信号的表达

29、式为 而而4 4位加法器输出进位信号的表达式，即第位加法器输出进位信号的表达式，即第3 3位加法运算时产生位加法运算时产生的要送给更高位的进位信号的表达式为的要送给更高位的进位信号的表达式为35 显而易见，只要显而易见，只要A3、A2、A1、A0 、B3、B2、B1、B0和和C0-1给出给出之后，便可按上述表达式直接确定之后，便可按上述表达式直接确定C3、C2、C1、C0。因此如果用。因此如果用门电路实现上述逻辑关系，并将结果送到相应全加器的进位输入门电路实现上述逻辑关系，并将结果送到相应全加器的进位输入端，就会极大地提高加法运算速度，因为高位的全加运算再也不端，就会极大地提高加法运算速度，因

30、为高位的全加运算再也不需等待了。需等待了。4 4位超前进位加法器就是由四个全加器和相应的进位逻位超前进位加法器就是由四个全加器和相应的进位逻辑电路组成的。辑电路组成的。 图图(a)(a)是是4 4位超前进位加法器的逻辑电路结构示意图。图位超前进位加法器的逻辑电路结构示意图。图(b)(b)、(c)(c)是相应的是相应的CMOSCMOS与与TTLTTL集成电路的型号与引脚图。集成电路的型号与引脚图。36 用来完成两个二进制数的大小比较的逻辑电路称为用来完成两个二进制数的大小比较的逻辑电路称为数值比较器，简称比较器。数值比较器，简称比较器。一、一、1 1位数值比较器位数值比较器 设设AiBi时时Li

31、1； AiBi时时Gi1； AiBi时时Mi1。得得1 1位数值比较器的真值表。位数值比较器的真值表。 3.2.2 3.2.2 数值比较器数值比较器 0 1 00 0 11 0 00 1 00 00 11 01 1Li (Ai Bi) Gi (Ai= Bi) Mi (Ai Bi) Ai Bi37逻逻辑辑表表达达式式逻逻辑辑图图 Ai Bi 1 1 MiGi Li& 1 & & & 38逻逻辑辑表表达达式式逻逻辑辑图图39二、二、4 4位数值比较器位数值比较器 4 位数值比较器位数值比较器,要比较的是两个要比较的是两个4 位二进制数位二进制数A = A3 A2A1A0、B =B3B2B1B0 。

32、比较结果用。比较结果用L、G、M 表示，且表示，且A B 时时L=1, AB时时G=1，AB时时M=1。 1、比较方法比较方法，输入输出之间因果关系分析输入输出之间因果关系分析 从最高位开始比较，依次逐位进行，直到比较出结果为止。从最高位开始比较，依次逐位进行，直到比较出结果为止。 若若A3B3，则，则AB，L=1 、G=M=0。 当当A3=B3即即G3=1时时, ,若若A2B2，则，则AB，L=1 、G=M=0。 当当A3=B3、A2=B2即即G3=G2=1时时, ,若若A1B1，则，则AB，L=1 、G=M=0。 当当A3=B3、A2=B2 、A1=B1即即G3=G2=G1=1时时, ,若

33、若A0B0，则，则AB，L=1 、G=M=0。 对对AB即即L=1，上述四种情况是或的逻辑关系。，上述四种情况是或的逻辑关系。 只有只有当当A3=B3、A2=B2 、A1=B1 、A0=B0即即G3=G2=G1=G0=1时时, ,才会有才会有A=B即即G=1。显然，对于。显然，对于A=B即即G=1，G3、G2、G1、G0与的逻辑关系。与的逻辑关系。 如果如果A不大于不大于B也不等于也不等于B，即，即L=G=0时，则时，则AB即即M=1。40 2、逻辑表达式逻辑表达式 根据上述根据上述比较方法比较方法和输入输出之间因果关系分析，可以直接和输入输出之间因果关系分析，可以直接写出写出L、G、M的逻辑

34、表达式的逻辑表达式 比照上述表达式也也可以写出比照上述表达式也也可以写出 3、逻辑图逻辑图 变换表达式结果如下，利用变换表达式结果如下，利用1位数值比较器的逻位数值比较器的逻辑图，可画出辑图，可画出4位数值比较器的逻辑图。位数值比较器的逻辑图。4142 4 4、集成数值比较器、集成数值比较器 把实现数值比较功能的电路集成在一个芯片上便构成把实现数值比较功能的电路集成在一个芯片上便构成了集成数值比较器。下图是了集成数值比较器。下图是4 4位集成数值比较器的外引位集成数值比较器的外引脚功能端排列图。脚功能端排列图。(a) TTL数值比较器引脚图 16 15 14 13 12 11 10 974LS

35、85 1 2 3 4 5 6 7 8VCC A3 B2 A2 A1 B1 A0 B0B3 AB FAB FA=B FAB FAB AB A=B A1 VSS(b) CMOS数值比较器引脚图43下表是下表是4 4位集成数值比较器的真值表。位集成数值比较器的真值表。44作业题作业题P225 题题3.2(b) P226 题题3.945一、填空题一、填空题 1 1、两个、两个1 1位二进制数相加叫做位二进制数相加叫做( )( )。两个同位的。两个同位的加数和来自低位的进位三者相加叫做加数和来自低位的进位三者相加叫做( )( )。半加器半加器 2 2、比较两个多位二进制数大小是否相等的逻辑电路，、比较两

36、个多位二进制数大小是否相等的逻辑电路，称为称为( )( )。 数值比较器数值比较器二、单项选择题二、单项选择题 1 1、如需要判断两个二进制数的大小或相等，可以使、如需要判断两个二进制数的大小或相等，可以使用用( )( )电路。电路。 A A、译码器、译码器 B B、编码器、编码器 C C、数据选择器、数据选择器 D D、数据比较器、数据比较器D全加器全加器 2 2、只考虑本位数而不考虑低位来的进位的加法称为、只考虑本位数而不考虑低位来的进位的加法称为 ( )( )。 A A、全加、全加 B B、半加、半加 C C、全减、全减 D D、半减、半减B463.3 3.3 编码器和译码器编码器和译码

37、器 3.3.1 3.3.1 编码器编码器 编码编码 用文字、符号或者数字表示特定用文字、符号或者数字表示特定对象的过程都可叫做编码。对象的过程都可叫做编码。 实现编码功能的电路实现编码功能的电路 编码器编码器 二进制编码器二进制编码器 二二- -十进制编码器十进制编码器 优先编码器优先编码器 编码器编码器( (即即Encoder) ) 被编被编信号信号 二进制二进制代码代码 编编码码器器 47 一、二进制编码器一、二进制编码器 1 1、3 3位二进制编码位二进制编码 输入是八个需要进行编码的信号用输入是八个需要进行编码的信号用I0I7表示，输出是用来进表示，输出是用来进行编码的行编码的3 3位

38、二进制代码，用位二进制代码，用Y0、Y1 、Y2表示。该编码器在任何表示。该编码器在任何时刻，只能对一个输入信号进行编码，即不允许有两个和两个以时刻，只能对一个输入信号进行编码，即不允许有两个和两个以上输入信号同时存在，也就是上输入信号同时存在，也就是I0、I1、I7是一组互相排斥的变量。是一组互相排斥的变量。真值表真值表0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1I0I1I2I3I4I5I6I7Y2 Y1 Y0输出输入逻辑表达式逻辑表达式48逻辑图逻辑图492 2、3 3位二进制优先编码器位二进制优先编码器 在优先编码器中允许几个信号同时输入，但是电路只对

39、其中优先级别最高的进行编码，不理睬级别低的信号。即在优先编码器中优先级别高的信号排斥级别低的，即具有单方面排斥的特性。设I7的优先级别最高，I6次之，依此类推，I0最低。真真值值表表50逻辑表达式逻辑表达式51逻辑图逻辑图8线线-3线优先编码器线优先编码器 如果要求输出、输入均为反变量，则只要在图中的每一个输出端和输入端都加上反相器就可以了，如教材P164图3.3.6所示。523 3、集成、集成3 3位二进制优先编码器位二进制优先编码器集成集成3 3位二进制优先编码器位二进制优先编码器74LS14874LS148ST为选通输入端，当ST0时允许编码；当ST1时Y2、Y1、Y0和YS 、YEX均

40、封锁，编码被禁止。YS为选通输出端，通常接至低位芯片的ST端。YS和ST配合可以实现多级编码器之间的优先级别的控制。YEX为扩展输出端，是控制标志。YEX0表示是编码输出；YEX1表示不是编码输出。53集成集成3 3位二进制优先编码器位二进制优先编码器74LS14874LS148的真值表的真值表输输入入：逻辑：逻辑0(0(低电平）有效低电平）有效输输出出：逻辑：逻辑0(0(低电平）有效低电平）有效54集成集成3 3位二进制优先编码器位二进制优先编码器74LS14874LS148的级联的级联16线线-4线优先编码器线优先编码器551、8421 BCD码编码器码编码器输输入入10个个互互斥斥的的数

41、数码码输输出出4位位二二进进制制代代码码真真值值表表 二、二十进制编码器二、二十进制编码器 56逻辑表达式逻辑表达式逻辑图逻辑图572、8421 BCD码优先编码器码优先编码器真值表真值表58逻辑表达式逻辑表达式59逻辑图逻辑图 在每一个输入端和输出端都加上反相器，便可得到输入和输出均为反变量的8421 BCD码优先编码器，如教材P170图3.3.12所示。603、集成、集成10线线-4线优先编码器线优先编码器61 3.3.2 3.3.2 译码器译码器 译码译码是是编码编码的逆过程。的逆过程。 把代码状态的特定含义把代码状态的特定含义“翻翻译译” 出来的过程叫做译码。出来的过程叫做译码。 实现

42、译码功能的电路实现译码功能的电路 译码器译码器 二进制译码器二进制译码器 二二 - - 十进制译码器十进制译码器 数码显示译码器数码显示译码器 译码器译码器( (即即 Decoder) ) 二进制二进制代码代码 与输入代与输入代码对应的码对应的特定信息特定信息 译译码码器器 62一、二进制译码器一、二进制译码器 设二进制译码器的输入端为设二进制译码器的输入端为n个，则输出端为个，则输出端为2n个，个，且对应于输入代码的每一种状态，且对应于输入代码的每一种状态，2n个输出中只有一个输出中只有一个为个为1（或为（或为0），其余全为），其余全为0（或为（或为1）。）。n 位位二进制二进制代码代码 2

43、n 位位译码译码输出输出二进制二进制译码器译码器 译码输出译码输出100011010001001010000100Y3Y2Y1Y0A0A1译码输入译码输入译码输出高电平有效译码输出高电平有效译码输出译码输出011111101101110110111000Y3Y2Y1Y0A0A1译码输入译码输入0000译码输出低电平有效译码输出低电平有效631、3位二进制译码器位二进制译码器真值表真值表输输入入：3位二进制代码位二进制代码输输出出：8个互斥的信号个互斥的信号64逻辑表达式逻辑表达式逻辑图逻辑图电路特点电路特点：与门组成的阵列：与门组成的阵列652 2、集成、集成3 3线线8 8线译码器线译码器A

44、2、A1、A0为二进制译码输入端， 为译码输出端（低电平有效），S1、 、为选通控制端。当S11、 时，译码器处于工作状态;当S10、时，译码器处于禁止状态。 16 15 14 13 12 11 10 974LS138 1 2 3 4 5 6 7 8VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6A0 A1 A2 S3 S2 S1 Y7 GND74LS138 Y0 Y1 Y2 Y3 Y4 Y5 Y6Y7A0 A1 A2 S3 S2 S1Y0 Y1 Y2 Y3 Y4 Y5 Y6Y7A0 A1 A2 STB STC STA(a) 引脚排列图(b) 逻辑功能示意图66真值表真值表1 1 1 1 1

45、1 1 01 1 1 1 1 1 0 11 1 1 1 1 0 1 11 1 1 1 0 1 1 11 1 1 0 1 1 1 11 1 0 1 1 1 1 11 0 1 1 1 1 1 10 1 1 1 1 1 1 11 1 1 1 1 1 1 11 1 1 1 1 1 1 11 0 0 0 01 0 0 0 11 0 0 1 01 0 0 1 11 0 1 0 01 0 1 0 11 0 1 1 01 0 1 1 10 1 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0S1 S2+S3 A2 A1 A0输出输入673 3、二进制译码器的级联、二进制译码器的级联 当输入二进制代码的位数比较多

46、时，可以把几个二当输入二进制代码的位数比较多时，可以把几个二进制译码器级联起来完成其译码操作。下图是把两片进制译码器级联起来完成其译码操作。下图是把两片74LS138级联起来构成的级联起来构成的4线线16线译码器。线译码器。1Y0Y1Y7A0A1A2STBSTCSTA74LS138(1)Y0Y1Y7A0A1A2STBSTCSTA74LS138(2)A0A1A2A3 当当A30时，时，片片(1) 工作，片工作，片(2) 被禁止。被禁止。 当当A31时，片时，片(1) 被禁止，被禁止，片片(2) 工作。工作。68二十进制译码器的输入是十进制数的二十进制译码器的输入是十进制数的4位二进制编码（位二进

47、制编码（BCD码），分别用码），分别用A3、A2、A1、A0表示；输出的是与表示；输出的是与10个十进制数字相个十进制数字相对应的对应的10个信号，用个信号，用Y9Y0表示。由于二表示。由于二十进制译码器有十进制译码器有4根输入线，根输入线，10根输出线，根输出线，所以又称为所以又称为4线线10线译码器。线译码器。二、二、 二二- -十进制译码器十进制译码器1、8421 BCD码译码器码译码器 把把二二十十进进制制代代码码翻翻译译成成1010个个十十进进制制数数字信号的电路，称为二十进制译码器字信号的电路，称为二十进制译码器。69真值表真值表70逻辑表达式逻辑表达式逻辑图逻辑图71将与门换成与

48、非门，则输出将与门换成与非门，则输出为反变量，即为低电平有效。为反变量，即为低电平有效。72、集成集成8421 BCD码译码器码译码器74LS4273gfedcba 由七段发光二极管构成由七段发光二极管构成例：例： 共阴极接法共阴极接法a b c d e f g 0 1 1 0 0 0 01 1 0 1 1 0 1低低电电平平时时发发光光高高电电平平时时发发光光共阳极接法共阳极接法abcgdef+ +gfedcba共阴极接法共阴极接法abcdefg1 1、数码显示器、数码显示器三、显示译码器三、显示译码器dgfecba74 在数字电路中，常常需要在数字电路中，常常需要在数字电路中，常常需要在数

49、字电路中，常常需要把运算结果用十进制把运算结果用十进制把运算结果用十进制把运算结果用十进制 数显示出来，数显示出来，数显示出来，数显示出来，这就要用这就要用这就要用这就要用显示译码器显示译码器显示译码器显示译码器。二二 十十进进制制代代码码译译译译码码码码器器器器驱驱驱驱动动动动器器器器显显显显示示示示器器器器2 2、显示译码器、显示译码器75 2. 2. 七段译码显示器七段译码显示器七段译码显示器七段译码显示器Q3 Q2Q1Q0agfedcb译译码码器器二二 十十进进制制代代码码( ( ( (共阴极共阴极共阴极共阴极) ) ) )100101111117个个4位位76共阴极共阴极共阴极共阴极

50、7 7段显示译码器真值表段显示译码器真值表段显示译码器真值表段显示译码器真值表gfedcbaQ3 Q2 Q1 Q0a b c d e f g 0 0 0 0 1 1 1 1 1 1 0 00 0 0 1 0 1 1 0 0 0 0 10 0 1 0 1 1 0 1 1 0 1 20 0 1 1 1 1 1 1 0 0 1 30 1 0 0 0 1 1 0 0 1 1 40 1 0 1 1 0 1 1 0 1 1 50 1 1 0 1 0 1 1 1 1 1 60 1 1 1 1 1 1 0 0 0 0 71 0 0 0 1 1 1 1 1 1 1 81 0 0 1 1 1 1 1 0 1 1

51、9输输输输 入入入入输输输输 出出出出显示显示显示显示数码数码数码数码77共阳极共阳极7 7段显示译码器真值表段显示译码器真值表输入输出字形A3 A2 A1 A0Ya Yb Yc Yd Ye Yf Yg0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 10 0 0 0 0 0 11 0 0 1 1 1 10 0 1 0 0 1 00 0 0 0 1 1 01 0 0 1 1 0 00 1 0 0 1 0 00 1 0 0 0 0 00 0 0 1 1 1 10 0 0 0 0 0 00 0 0 0 1 0

52、0012345678978Ya的卡诺图的卡诺图0000000 1 1000011110A3A200011110A1A0Ya的卡诺图的卡诺图1111111 0 0100011110A3A200011110A1A079逻辑表达式逻辑表达式80逻辑图逻辑图813 3、集成显示译码器、集成显示译码器74LS48引脚排列图引脚排列图适用于共阴极适用于共阴极LED82作业题作业题P227 题题3.12P227 题题3.1483一、填空题一、填空题 1 1、用文字、符号或者数码表示特定对象的过程，叫、用文字、符号或者数码表示特定对象的过程，叫做做( )( )。编码编码 2 2、用、用n位二进制代码对位二进制

53、代码对N=2n个信号进行编码个信号进行编码的电路称的电路称为为( )( )。二进制编码器二进制编码器 3 3、半导体数码显示器的内部接法有两种形式：共半导体数码显示器的内部接法有两种形式：共( ( ) ) 极接法和共极接法和共( )( )极极接法。接法。阴阴阳阳 4 4、对于共阳接法的发光二极管数码显示器，应采用对于共阳接法的发光二极管数码显示器，应采用 ( )电平驱动的七段显示译码器。电平驱动的七段显示译码器。低低 5 5、8个输入的编码器，按二进制编码，其输出的编码个输入的编码器，按二进制编码，其输出的编码有有( ( ) ) 位。位。3 6 6、3个输入的译码器，最多可译码出个输入的译码器

54、，最多可译码出( ( ) ) 路输路输出。出。884二、单项选择题二、单项选择题 1 1、在二进制译码器中，若输入有、在二进制译码器中，若输入有4 4位代码，则输出有位代码，则输出有( )( )信号。信号。 A A、2 2个个 B B、4 4个个 C C、8 8个个 D D、1616个个D 2 2、若在编码器中有、若在编码器中有5050个编码对象，则要求输出二进个编码对象，则要求输出二进制代码位数为制代码位数为( )( )位。位。 A A、5 B5 B、6 C6 C、10 D10 D、5050 B 3 3、在在大多数情况下、在在大多数情况下, ,对于译码器而言对于译码器而言( )( )。 A

55、A、其输入端数目少于输出端数目、其输入端数目少于输出端数目 B B、其输入端数目多于输出端数目、其输入端数目多于输出端数目 C C、其输入端数目与输出端数目几乎相同、其输入端数目与输出端数目几乎相同A85.6 数据选择数据选择器器3.4 3.4 数据选择器和分配器数据选择器和分配器 3.4.1 3.4.1 数据选择器数据选择器 在多路数据传送过程中，能够根据需要将其中任意一在多路数据传送过程中，能够根据需要将其中任意一路挑选出来的电路，叫做数据选择器，也称多路选择器路挑选出来的电路，叫做数据选择器，也称多路选择器或多路开关。或多路开关。输输入入数数据据输出数据输出数据选通控制端选通控制端控制信

56、号控制信号S0时，选择器使能时，选择器使能(工作工作)，S1时，选择器被禁止。时，选择器被禁止。输出数据可以是输出数据可以是4路输入数据路输入数据的任意一路，究竟是哪一路的任意一路，究竟是哪一路完全由选择控制信号决定。完全由选择控制信号决定。D3D2D1D0WSA1A00001101186一、一、4选选1数据选择器数据选择器真值表真值表逻辑表达式逻辑表达式地地址址变变量量输输入入数数据据由地址码决定从路输入中选择哪路输出。87逻辑表达式逻辑表达式逻辑图逻辑图88集成集成8选选1数据选数据选择器择器74LS151二、集成数据选择器二、集成数据选择器8974LS151的真值表的真值表7415174

57、S15174LS1510 1 D0 D0 D1 D1 D2 D2 D3 D3 D4 D4 D5 D5 D6 D6 D7 D7 1D0 0 0 0 0D1 0 0 1 0D2 0 1 0 0D3 0 1 1 0D4 1 0 0 0D5 1 0 1 0D6 1 1 0 0D7 1 1 1 0Y YD A2 A1 A0 S输出输入型号90例：用例：用8选选1数据选择器数据选择器74LS151实现下列函数：实现下列函数：解：解：令令A2=A，A1=B ，A0=C，则，则D0=D3=D4=D6=0， D1=D2=D5=D7=1，故电路图如下图所示。，故电路图如下图所示。D0 D1 D2 D3 D4 D5

58、 D6 D7A2 A1 A0 SY Y A B C1Y91当当A30时时S10、S21，片，片(2)禁止，片禁止，片(1)使能使能当当A31时时S11、S20，片，片(2)使能，片使能，片(1)禁止禁止数据选择器的扩展数据选择器的扩展92 3.4.2 3.4.2 数据分配器数据分配器 定义：能够将定义：能够将1 1个输入数据，根据需要传送到个输入数据，根据需要传送到m个输个输出端的任何一个输出端的电路，叫做出端的任何一个输出端的电路，叫做数据分配器数据分配器，又，又称为称为多路分配器多路分配器，其逻辑功能正好与，其逻辑功能正好与数据选择器数据选择器相反。相反。将一个数据将一个数据将一个数据将一

59、个数据分时分时分时分时分送到多个输出端输出。分送到多个输出端输出。分送到多个输出端输出。分送到多个输出端输出。数数数数据据据据输输输输入入入入数据输出端数据输出端数据输出端数据输出端控制信号控制信号控制信号控制信号确定将信确定将信确定将信确定将信号送到哪号送到哪号送到哪号送到哪个输出端个输出端个输出端个输出端使能端使能端使能端使能端确定芯片是否工作确定芯片是否工作确定芯片是否工作确定芯片是否工作D DY Y3 3Y Y2 2Y Y1 1Y Y0 0S SA A1 1A A0 00001101193一、一、1路路-4路数据分配器路数据分配器由地址码决定将输入数据送给哪路输出。真值表真值表逻辑表达

60、式逻辑表达式地地址址变变量量输输入入数数据据94逻辑图逻辑图11DA1A0Y0Y1Y2Y3&95二、集成数据分配器二、集成数据分配器集成数据分配器集成数据分配器把二进制译码器的使能端作为数据输入端，二进制代码输入端作为地址码输入端，则带使能端的二进制译码器就是数据分配器。由由74LS138构成的构成的1路路-8路数据分配器路数据分配器数据输入端数据输入端G1=1G2A=0地址输入端地址输入端96 1、基本原理：基本原理：数据选择器的主要特点：数据选择器的主要特点：具有标准与或表达式的形式。即：具有标准与或表达式的形式。即：提供了地址变量的全部最小项。提供了地址变量的全部最小项。一般情况下，一般

61、情况下，Di可以当作一个变量处理。可以当作一个变量处理。 因为任何组合逻辑函数总可以用最小项之和的标准形因为任何组合逻辑函数总可以用最小项之和的标准形式构成。所以，利用数据选择器的输入式构成。所以，利用数据选择器的输入Di来选择地址变来选择地址变量组成的最小项量组成的最小项mi，可以实现任何所需的组合逻辑函数。可以实现任何所需的组合逻辑函数。3.5 3.5 用中规模集成电路实现组合逻辑函数用中规模集成电路实现组合逻辑函数3.5.13.5.13.5.13.5.1用数据选择器实现组合逻辑函数用数据选择器实现组合逻辑函数用数据选择器实现组合逻辑函数用数据选择器实现组合逻辑函数一、用数据选择器实现逻辑

62、函数的基本原理和步骤一、用数据选择器实现逻辑函数的基本原理和步骤一、用数据选择器实现逻辑函数的基本原理和步骤一、用数据选择器实现逻辑函数的基本原理和步骤97 2 2、基本步骤、基本步骤: :确定应该选用的数据选择器确定应该选用的数据选择器k：函数的变量个数：函数的变量个数 4选选1数据选择器数据选择器74LS153n：选择器地址码位数：选择器地址码位数 8选选1数据选择器数据选择器74LS151写逻辑表达式写逻辑表达式逻辑函数的标准与或式逻辑函数的标准与或式数据选择器输出信号表达式数据选择器输出信号表达式求选择器输入变量的表达式求选择器输入变量的表达式对照比较确定个输入变量对照比较确定个输入变

63、量画连线图画连线图n=k-198例：例：试用数据选择器电路实现下列逻辑函数试用数据选择器电路实现下列逻辑函数 经过比较经过比较 D0二、应用举例二、应用举例二、应用举例二、应用举例 解：解：k=3，则则n=k-1=2，选择选择4选选1数据选择器数据选择器74LS153将将A、B分别对应分别对应A1、A0 ，C对应输入对应输入D，Y作为输出作为输出F。4选选1数据选择器输出信号表达式数据选择器输出信号表达式： D1 D2 D399D0 = CD1 = D2 =D3 =CS0确定选择器的输入：确定选择器的输入：连线图：连线图：100例：例：用数据选择器实现逻辑函数式用数据选择器实现逻辑函数式用数据

64、选择器实现逻辑函数式用数据选择器实现逻辑函数式 Y=AB+BC+CAY=AB+BC+CA2 2）将逻辑函数式用最小项表示将逻辑函数式用最小项表示将逻辑函数式用最小项表示将逻辑函数式用最小项表示 解：解：解：解：1 1）选用选用选用选用数据选择器数据选择器数据选择器数据选择器 函数变量个数为函数变量个数为函数变量个数为函数变量个数为3 3，根据，根据，根据，根据n=k-1=2n=k-1=2，确定选用，确定选用，确定选用，确定选用4 4 4 4选选选选1 1 1 1 数据选择器数据选择器数据选择器数据选择器74LS15374LS153数据选择器标准与或式数据选择器标准与或式数据选择器标准与或式数据

65、选择器标准与或式 3 3）确定输入变量的表达式确定输入变量的表达式确定输入变量的表达式确定输入变量的表达式 函数变量按函数变量按函数变量按函数变量按A A、B B、C C顺序排列，保持顺序排列，保持顺序排列，保持顺序排列，保持A A、B B在表达式中的形式，在表达式中的形式，在表达式中的形式，在表达式中的形式，变换变换变换变换Y Y比较对照可得：比较对照可得：比较对照可得：比较对照可得：A A1 1A A、A A0 0B B、D D0 00 0、D D1 1D D2 2C C、D D3 31 11014 4 4 4）画）画）画）画出出出出逻辑图逻辑图逻辑图逻辑图74LS153B BA AC C

66、1 1102译码器的主要特点：译码器的主要特点：具有标准的与非具有标准的与非与非式的形式，即：与非式的形式，即：提供了输入变量的全部最小项。提供了输入变量的全部最小项。 因为任何组合逻辑函数总可以用最小项之和的标准因为任何组合逻辑函数总可以用最小项之和的标准形式构成，那么利用两次取反的方法就可以得到由最形式构成，那么利用两次取反的方法就可以得到由最小项构成的与非小项构成的与非与非表达式。与非表达式。3.5.2 3.5.2 3.5.2 3.5.2 用二进制译码器实现组合逻辑函数用二进制译码器实现组合逻辑函数用二进制译码器实现组合逻辑函数用二进制译码器实现组合逻辑函数一、用二进制译码器实现逻辑函数

67、的基本原理和步骤一、用二进制译码器实现逻辑函数的基本原理和步骤一、用二进制译码器实现逻辑函数的基本原理和步骤一、用二进制译码器实现逻辑函数的基本原理和步骤 1、基本原理：基本原理： 所以，利用所以，利用译码器译码器和和与非门与非门可以实现任何所需的组可以实现任何所需的组合逻辑函数。合逻辑函数。103 2、 基本步骤基本步骤: :确定应该选用的译码器确定应该选用的译码器k：函数的变量数函数的变量数 2线线4线译码器线译码器74LS139n：译码器输入位数译码器输入位数 3线线8线译码器线译码器74LS138写出函数的标准与非写出函数的标准与非与非表达式与非表达式函数的标准与或式函数的标准与或式

68、标准与非标准与非与非式与非式确认译码器和与非门输入信号的表达式确认译码器和与非门输入信号的表达式译码器的输入信号译码器的输入信号= =函数的变量函数的变量与非门的输入信号与非门的输入信号= =译码器的输出信号译码器的输出信号画连线图画连线图n=k两次取反两次取反104例：例：使用集成译码器设计一个全加器。使用集成译码器设计一个全加器。连线图连线图 解：全加器有三个输入信号，两个输出信号，选择解：全加器有三个输入信号，两个输出信号，选择3 3线线8线译码器线译码器74LS138。 已知已知1位全加器的逻辑表达式为位全加器的逻辑表达式为74LS138Y7Y6Y5Y4Y3Y2Y1Y0S2S3S1A2

69、A1A0&1AiBiCi-1SiCi105作业题作业题P227 题题3.13(2) P227 题题3.16(1)106一、填空题一、填空题 1 1、从若干输入数据中选择一路作为输出的电路叫做、从若干输入数据中选择一路作为输出的电路叫做( ( ) )。数据选择器数据选择器 2 2、能够将、能够将1 1个输入数据，根据需要传送到个输入数据，根据需要传送到m m个输出端个输出端的任何的任何1 1个输出端的电路，称为个输出端的电路，称为( )( )。 数据分配器数据分配器二、单项选择题二、单项选择题 1 1、如一个、如一个1616选选1 1的数据选择器，其地址输入端有的数据选择器，其地址输入端有( )

70、 ( ) 个。个。 A A、1 B1 B、2 C2 C、4 D4 D、1616C 2 2、八路数据分配器，其地址输入端有、八路数据分配器，其地址输入端有( )( )个。个。 A A、1 B1 B、2 C2 C、3 D3 D、4 4 C 3 3、在多路数据传输过程中，能够根据需要将、在多路数据传输过程中，能够根据需要将( ( ) ) 挑选出来的电路，叫做数据选择器。挑选出来的电路，叫做数据选择器。其中任意一路其中任意一路 1073.6 3.6 只读存储器只读存储器（ROM）分类分类掩模掩模 ROM可编程可编程 ROM（PROM Programmable ROM）可擦除可编程可擦除可编程 ROM（

71、EPROM Erasable PROM）说明说明: :掩模掩模 ROMPROM生产过程中在掩模板控制下写入，内容固定，生产过程中在掩模板控制下写入，内容固定，不能更改不能更改内容可由用户编好后写入，一经写入不能更改内容可由用户编好后写入，一经写入不能更改紫外光擦除（约二十分钟）紫外光擦除（约二十分钟）EPROM存储数据可以更改，但改写麻烦，工作时只读存储数据可以更改，但改写麻烦，工作时只读EEPROM 或或 E2PROM电擦除（几十毫秒）电擦除（几十毫秒）1083.6.1 ROM 的结构和工作原理的结构和工作原理1. 基本结构基本结构一、一、ROM 的结构示意图的结构示意图地址输入地址输入数据

72、输出数据输出 n 位地址位地址 b b 位数据位数据A0A1An-1D0D1Db-1D0D1Db-1A0A1An-12nb ROM最最高高位位最最低低位位1092. 内部结构示意图内部结构示意图存储单元存储单元数据输出数据输出字字线线位线位线地址译码器地址译码器ROM 存储容量存储容量 = 字线数字线数 位线数位线数 = 2n b（位）位）地地址址输输入入0单元单元1单元单元i 单元单元2n-1单元单元D0D1Db-1A0A1An-1W0W1WiW2n-11103. 逻辑结构示意图逻辑结构示意图(1) 中大规模集成电路中门电路的简化画法中大规模集成电路中门电路的简化画法连上且为硬连接，不能通过

73、编程改变连上且为硬连接，不能通过编程改变编程连接，可以通过编程将其断开编程连接，可以通过编程将其断开断开断开A BDCABDY&ABCY1与门与门或门或门 111AY=AY=AAZ=AY=AAYA1A1YA1YZ缓冲器缓冲器同相输出同相输出反相输出反相输出互补输出互补输出112(2) 逻辑结构示意图逻辑结构示意图m0A0A1An-1m1mim2n-1译译码码器器Z0(D0) 或门或门Z1(D1) 或门或门Zb-1(Db-1) 或门或门2n个与门构成个与门构成 n 位位二进制译码器二进制译码器 , 输输出出2n 个最小项。个最小项。.n个个输输入入变变量量b 个输出函数个输出函数或门阵列或门阵列

74、与门阵列与门阵列113W0(m0)W2(m2)D 0=W0+ +W2=m0+ +m2二、二、ROM 的基本工作原理的基本工作原理1. 电路组成电路组成二极管或门二极管或门二极管与门二极管与门W0(m0)+VCC1A111A01VccEND3END2END1END0D3 D2 D1 D0 W0(m0)W1(m1)W2(m2)W3(m3)与与门门阵阵列列( (译码器译码器) )或或门门阵阵列列( (编码器编码器) )位位线线字线字线输出输出缓冲缓冲1142. 工作原理工作原理输出信号的逻辑表达式输出信号的逻辑表达式1A111A01VccEND3END2END1END0D3 D2 D1 D0 W0(

75、m0)W1(m1)W2(m2)W3(m3)与与门门阵阵列列( (译码器译码器) )或或门门阵阵列列( (编码器编码器) )位位线线输出输出缓冲缓冲字线字线字字线：线：位线：位线：115输出信号的真值表输出信号的真值表0 00 11 01 10 1 0 1A1 A0D3 D2 D1 D01 0 1 00 1 1 11 1 1 03. 功能说明功能说明(1) 存储器存储器(2) 函数发生器函数发生器地址地址存储存储数据数据输入变量输入变量输出函数输出函数(3) 译码编码译码编码字线字线编码编码0 1 0 11 0 1 00 1 1 11 1 1 0A1 A00 00 11 01 1输入输入变量变量

76、输出输出函数函数 由与门阵列先对输入由与门阵列先对输入的二进制代码的二进制代码A1A0进行进行译码，得到译码，得到4个输出信号个输出信号W0、W1、W2、W3，再，再由或门阵列对由或门阵列对W0 W34个信号进行编码。个信号进行编码。A1A0是地址码，是地址码，D3、D2、D1、D0是数据。是数据。1163.6.2 ROM 应用举例及容量扩展应用举例及容量扩展一、一、ROM 应用举例应用举例用用 ROM 实现实现以下逻辑函数以下逻辑函数例例 3.6.2Y1= m (2,3,4,5,8,9,14,15）Y2= m (6,7,10,11,14,15）Y3= m (0,3,6,9,12,15）Y4=

77、 m (7,11,13,14,15）A1B1C1D1m0m1m2m3m4m5m6m7m8m9m10m11m12m13m14m15Y2Y3Y4Y1译译码码器器编编码码器器117二、二、ROM 容量扩展容量扩展1. 存储容量存储容量存储器存储数据的能力，为存储器含存储单元存储器存储数据的能力，为存储器含存储单元的总位数。的总位数。存储容量存储容量 = = 字数字数 位数位数字字 word位位 bit1k 1 : 1024 个字个字 每个字每个字 1 位位 存储容量存储容量 1 k1k 4 : 1024 个字个字 每个字每个字 4 位位 存储容量存储容量 4 k256 8 : 256 个字个字 每个

78、字每个字 8 位位 存储容量存储容量 2 k64 k 16: 64 k 个字个字 每个字每个字 16 位位 存储容量存储容量 1024k（1M） 2. 存储容量与地址位数的关系存储容量与地址位数的关系存储容量存储容量 256 48 位地址位地址256 = 284 位数据输出位数据输出存储容量存储容量 8k 88k=8 210 =21313 位地址位地址8 位数据输出位数据输出1183. 常用常用 EPROMA010A19A28A37A46A55A64A73A825A924A1021A1123A122CE20OE22PGM27VPP1D011D112D213D315D416D517D618D71

79、98K82764A010A19A28A37A46A55A64A73A825A924A1021A1123A122A1326CE20OE22PGM27VPP1D011D112D213D315D416D517D618D71916K827128A010A19A28A37A46A55A64A73A825A924A1021A1123A122A1326A1427CE20OE22VPP1D011D112D213D315D416D517D618D71932K827256A010A19A28A37A46A55A64A73A825A924A1021A1123A122A1326A1427A151CE20OE22D01

80、1D112D213D315D416D517D618D71964K827512 常用的常用的EPROM芯片有芯片有2764、27128、27256、27512等，如下图。等，如下图。 在正常使用时，在正常使用时，VPP引脚接引脚接5V，PGM引脚接高电平。在进引脚接高电平。在进行编程时，行编程时，PGM引脚接低电平，引脚接低电平，VPP引脚接编程电平。引脚接编程电平。 OE：输出使能端，：输出使能端， 用来决定是否将用来决定是否将ROM的输出送到总线上去。的输出送到总线上去。OE0，输出被使能；，输出被使能； OE1，输出被禁止，输出被禁止，ROM输出端为高输出端为高阻态。阻态。 CS：片选端，

81、用来决定：片选端，用来决定ROM是否工作。是否工作。CS0时，时，ROM工作；工作；CS1时，时， ROM停止工作，且输出为高阻态。停止工作，且输出为高阻态。1194. ROM 容量的扩展容量的扩展地地址址总总线线8位数据总线位数据总线16位位数数据据总总线线D(70)D(158)8 位位 16 位位地址线合并（共用）地址线合并（共用）输出使能端、片选端合并（共用）输出使能端、片选端合并（共用）数据输出端分为高数据输出端分为高 8 位和低位和低 8 位位方法方法(1) 字长的扩展（位扩展）：字长的扩展（位扩展）：27256A0A14O7O0CSOE27256A0A14O7O0CSOECSOE1

82、20(2) 字线的扩展（地址码的扩展字线的扩展（地址码的扩展 字扩展字扩展） 把各个芯片的输出数据线和输入地址线都对应地并联起来，而把各个芯片的输出数据线和输入地址线都对应地并联起来，而用高位地址的译码输出作为各芯片的片选信号用高位地址的译码输出作为各芯片的片选信号CS，即可组成总，即可组成总容量等于各芯片容量之和的存储体。下图是用容量等于各芯片容量之和的存储体。下图是用4片片27256扩展成为扩展成为432K8位存储体的电路图。位存储体的电路图。A010A19A28A37A46A55A64A73A825A924A1021A1123A122A1326A1427CS20OE22VPP1D011D

83、112D213D315D416D517D618D719U127256A010A19A28A37A46A55A64A73A825A924A1021A1123A122A1326A1427CS20OE22VPP1D011D112D213D315D416D517D618D719U227256A010A19A28A37A46A55A64A73A825A924A1021A1123A122A1326A1427CS20OE22VPP1D011D112D213D315D416D517D618D719U327256A010A19A28A37A46A55A64A73A825A924A1021A1123A122A13

84、26A1427CS20OE22VPP1D011D112D213D315D416D517D618D719U427256A2B3E1Y04Y15Y26Y37U5A74LS139A15A16A0A1A2A3A4A5A6A7A8A9A10A11A12A13A14OED0D1D2D3D4D5D6D7+5V1213.7 3.7 组合电路中的竞争冒险组合电路中的竞争冒险3.7.1 3.7.1 3.7.1 3.7.1 竞争冒险的概念及产生原因竞争冒险的概念及产生原因竞争冒险的概念及产生原因竞争冒险的概念及产生原因 1、什么叫做竞争：、什么叫做竞争： 前面分析设计组合电路时，都是在信号稳态情况下讨论的，实前面分

85、析设计组合电路时，都是在信号稳态情况下讨论的，实际电路工作时，信号变化需要时间，门电路对信号也产生一定的际电路工作时，信号变化需要时间，门电路对信号也产生一定的延时，而各个门的延时不尽相同，因此若干个彼此独立的输入信延时，而各个门的延时不尽相同，因此若干个彼此独立的输入信号就不可能恰好同时变化，即使同一信号经过不同的通路到达某号就不可能恰好同时变化，即使同一信号经过不同的通路到达某个门的输入端也会有先有后，于是产生时差，这种现象称为竞争。个门的输入端也会有先有后，于是产生时差，这种现象称为竞争。 2、什么叫做冒险：、什么叫做冒险：由于竞争的存在，在输出信号达到稳定之由于竞争的存在，在输出信号达

86、到稳定之前，可能出现短暂的错误输出，使电路的输出信号在变化过程中前，可能出现短暂的错误输出，使电路的输出信号在变化过程中出现非正常的干扰脉冲（又称毛刺），有时会影响电路的正常工出现非正常的干扰脉冲（又称毛刺），有时会影响电路的正常工作。但不是每一次竞争都会产生错误输出。我们把能产生错误输作。但不是每一次竞争都会产生错误输出。我们把能产生错误输出的竞争称为出的竞争称为“临界竞争临界竞争”；把不能产生错误输出的竞争称为；把不能产生错误输出的竞争称为“非临界竞争非临界竞争”。当组合逻辑电路中有临界竞争时，输入信号的变。当组合逻辑电路中有临界竞争时，输入信号的变化会引起短暂的错误输出。我们把这种输出端

87、出现短暂错误输出化会引起短暂的错误输出。我们把这种输出端出现短暂错误输出的现象称为的现象称为“冒险冒险”，或，或“险象险象”。122 3、险象产生的原因及分类：、险象产生的原因及分类：AAF=0可见，在组合逻辑电路中，当一个门电路可见，在组合逻辑电路中，当一个门电路( (如如 G2 2) )输入两个向相输入两个向相反方向变化的互补信号时，反方向变化的互补信号时，则在输出端可能会产生尖峰干扰脉冲。则在输出端可能会产生尖峰干扰脉冲。考虑门延时考虑门延时理想理想G111AG2F=A+AAAF=1考虑门延时考虑门延时理想理想AAFtpdAAFtpd“0”0”型险型险象象&1AG2F=AAG1A和和A同

88、时加到一个同时加到一个或门输入端造成的或门输入端造成的A和和A同时加到一个同时加到一个与门输入端造成的与门输入端造成的“1”1”型险型险象象负脉冲负脉冲正脉冲正脉冲123 下图中输入信号下图中输入信号A经过两条途径到达经过两条途径到达G4门，被称为具有竞争能门，被称为具有竞争能力的输入信号。而力的输入信号。而B和和C只经过一条途径到达只经过一条途径到达G4门，所以它们是无门，所以它们是无竞争能力的输入信号。竞争能力的输入信号。 AG1G2G3G4BCF1&gdeAG1G2G3G4BCF1111degAFtpddegAFtpddeg设设B=C=1，得得F=A+A设设B=C=0，得得F=AA产生竞

89、争冒险的原因：主要是门电路的延迟时间产生的。产生竞争冒险的原因：主要是门电路的延迟时间产生的。1244 4、险象的判断、险象的判断 判断一个电路是否存在险象现象有两种方法：代数法判断一个电路是否存在险象现象有两种方法：代数法和卡诺图法。和卡诺图法。 、代数法、代数法如果一个函数在输入信号的某种组合下，输出函数出如果一个函数在输入信号的某种组合下，输出函数出现或现或 的形式，则该电路就可能出现险象现的形式，则该电路就可能出现险象现象。象。令令B BC C1 1则则F F即该电路存在即该电路存在“0”0”型险象。型险象。 例例1 1：检查如图所示电路是否存在险象。：检查如图所示电路是否存在险象。

90、解：解：AY1Y2BCF1&1&125例例2 2：检查如图所示电路是否存在险象。：检查如图所示电路是否存在险象。解：解：令令AB0则则F说明存在说明存在“1”1”型险象。型险象。CY1Y2BAF1&11例例3 3：判断逻辑表达式：判断逻辑表达式 是否存在险象。是否存在险象。解：当解：当B=0、C=1时，时， ，出现，出现“0”型险型险象。象。 当当A=1、C=0时，时， ，出现，出现“0”型险型险象。象。 当当A=0、B=1时，时， ，出现，出现“0”型险型险象。象。逻辑函数表达式逻辑函数表达式 存在存在“0”0”型险象。型险象。126、卡诺图法、卡诺图法将电路的输出函数用卡诺图表示出来，如发

91、现卡诺将电路的输出函数用卡诺图表示出来，如发现卡诺图中用图中用“1”1”格所画卡诺圈有相切而不相交现象，说明格所画卡诺圈有相切而不相交现象，说明该电路有可能存在逻辑冒险。该电路有可能存在逻辑冒险。 例例4 4：已知某逻辑电路对应的函数表达式为：已知某逻辑电路对应的函数表达式为：试用卡诺图法判断该电路是否可能产生险象。试用卡诺图法判断该电路是否可能产生险象。0011001100111 1 0 0 00011110ABCD00011110解：画出输出函数的卡诺图解：画出输出函数的卡诺图包含最包含最小项小项m m1 1、m m3 3、m m5 5、m m7 7的卡的卡诺圈诺圈包含最小项包含最小项m

92、m1212、m m1313的卡诺圈的卡诺圈 这两个卡诺圈之间存在这两个卡诺圈之间存在相邻最小项相邻最小项m m5 5和和m m1313，且，且m m5 5和和m m1313不被同一卡诺圈包含，不被同一卡诺圈包含，这两个卡诺圈相切，可这两个卡诺圈相切，可能产生险象能产生险象。127&1AYPY3.7.2 3.7.2 3.7.2 3.7.2 消除竞争冒险的方法消除竞争冒险的方法消除竞争冒险的方法消除竞争冒险的方法 1 1、引入封锁脉冲、引入封锁脉冲 在门电路输入端引入一个封锁脉冲，在发生竞争的时在门电路输入端引入一个封锁脉冲，在发生竞争的时间内，把可能给产生干扰脉冲的门封住。间内，把可能给产生干扰

93、脉冲的门封住。 在组合逻辑电路中，出现的险象现象，可能导致电路在组合逻辑电路中，出现的险象现象，可能导致电路不能正常工作，因此必须避开或消除，其方法有：不能正常工作，因此必须避开或消除，其方法有：AAtpdY未引入未引入封锁脉冲封锁脉冲引入引入封锁脉冲封锁脉冲P封锁脉冲封锁脉冲P为负脉冲为负脉冲128 2 2、引入选通脉冲、引入选通脉冲 在门电路的输出端引入选通脉冲。在门电路的输出端引入选通脉冲。 这种方法的实质就是设法保证在毛刺出现时，不许输这种方法的实质就是设法保证在毛刺出现时，不许输出信号送到下级电路，当毛刺消失后，再把输出信号送出信号送到下级电路，当毛刺消失后，再把输出信号送到下级电路

94、。到下级电路。未引入未引入选通脉冲选通脉冲引入引入选通脉冲选通脉冲P选通脉冲选通脉冲P为负脉冲为负脉冲Y&1AYPYAAtpdYP选通脉冲选通脉冲P为负脉冲为负脉冲&1AY=Y等效等效129 3 3、接入滤波电容、接入滤波电容( (增加惯性延时环节增加惯性延时环节) ) 在门电路的输出端接滤波电容消除干扰脉冲。在门电路的输出端接滤波电容消除干扰脉冲。 在组合电路输出端连接一个惯性延时环节，即一个在组合电路输出端连接一个惯性延时环节，即一个RCRC低通滤波器。其时间常数低通滤波器。其时间常数=RC=RC。由于组合电路的正常。由于组合电路的正常输出是一个频率较低的信号，而由竞争引起的险象都是输出是

95、一个频率较低的信号，而由竞争引起的险象都是一些较高的尖脉冲信号，因此险象在通过一些较高的尖脉冲信号，因此险象在通过RCRC电路后能基电路后能基本被滤掉，保留下来的仅仅是一些幅度极小的毛刺，它本被滤掉，保留下来的仅仅是一些幅度极小的毛刺，它们不再对电路的可靠性产生影响。在实际设计电路时，们不再对电路的可靠性产生影响。在实际设计电路时，R R和和C C的大小要经过试验才能最后确定。因为的大小要经过试验才能最后确定。因为RCRC值太小就值太小就起不到消除毛刺的作用，起不到消除毛刺的作用，RCRC值太大又会使输出信号的边值太大又会使输出信号的边沿变坏。沿变坏。1AY=A A&C130ABCF11&图(

96、a)ABCF11&附加门图(b) 解：图解：图(a)(a)所示函数表达式为所示函数表达式为 当当B=C=1B=C=1时，时， , ,可能产生可能产生“0”0”型险象。解决问题的思路是，如型险象。解决问题的思路是，如何保证当何保证当B=C=1B=C=1时，输出保持为时，输出保持为1 1。显。显然，若函数表达式中包含有与项然，若函数表达式中包含有与项BCBC，则可达到这一目的。因此则可达到这一目的。因此BCBC是上述函是上述函数的一个冗余项，将数的一个冗余项，将BCBC加入函数表达加入函数表达式中并不影响原函数的逻辑功能，加式中并不影响原函数的逻辑功能，加入冗余项入冗余项BCBC后的函数表达式为后

97、的函数表达式为 增加冗余项后的逻辑电路如图增加冗余项后的逻辑电路如图(b)(b)所所示。该电路不再产生险象。示。该电路不再产生险象。 例：用增加冗余项的方法消除图例：用增加冗余项的方法消除图(a)(a)所示电路中可能产生的险象。所示电路中可能产生的险象。4 4、修改逻辑设计，增加冗余项、修改逻辑设计，增加冗余项131有卡诺圈相切，则有险象增加冗余项，消除险象增加冗余项，消除险象 在具有相切的卡诺圈中，再画一个搭接圈将它们之间的相邻最小项圈起来。例：函数表达式为 冗余项的选择也可以通过在函数卡诺图上增加多余的卡诺圈来实现。132作业题作业题P227 题题3.16(1)P227 题题3.17实现题

98、实现题3.13(2)133一、填空题一、填空题 1 1、某存储器具有、某存储器具有1313根地址和根地址和8 8根数据线，则该存储器根数据线，则该存储器的容量为的容量为( )( )。 2 2、ROMROM按照数据写入方式的不同可分为按照数据写入方式的不同可分为( )ROM( )ROM、 ( )( )的的PROMPROM、( )( )的的EPROMEPROM和和( ( ) )的的E E2 2PROMPROM等。等。可光擦除可编程可光擦除可编程二、选择题二、选择题 1 1、组合逻辑电路消除竞争冒险的方法有、组合逻辑电路消除竞争冒险的方法有( )( )。 A A、修改逻辑设计、修改逻辑设计 B B、

99、在输出端接入滤波电容、在输出端接入滤波电容 C C、后级加缓冲电路、后级加缓冲电路 D D、屏蔽输入信号的尖峰干扰、屏蔽输入信号的尖峰干扰A、B 2 2、一片容量为、一片容量为10241024字节字节44位的存储器，表示有位的存储器，表示有( )( )个存储单元。个存储单元。 A A、1024 B1024 B、4 C4 C、4096 D4096 D、8 8C可电擦除可编程可电擦除可编程可编程可编程掩膜掩膜2138819288K864K134135解：连线图如下图所示解：连线图如下图所示 题题3.9 画出用画出用3片片4位数值比较器组成位数值比较器组成12位数值比较器的连线图。位数值比较器的连线图。136137138139解：逻辑图如下图所示解：逻辑图如下图所示 题题3.14 用二十进制编码器、译码器、发光二极管七段显用二十进制编码器、译码器、发光二极管七段显示器。组成一个示器。组成一个1位数码显示电路。当位数码显示电路。当09十个输入端中某一十个输入端中某一个接地时，显示相应数码。选择合适的器件，画出连线图。个接地时，显示相应数码。选择合适的器件，画出连线图。140A1B1C1D1m0m1m2m3m4m5m6m7m8m9m10m11m12m13m14m15Y2Y3Y4Y1与与门门阵阵列列或或门门阵阵列列141