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1、第第第第6 6章章章章 组合逻辑电路组合逻辑电路组合逻辑电路组合逻辑电路学习要点：学习要点： 组合电路的分析方法和设计方法 利用数据选择器和译码器进行逻辑设计的方法 加法器、编码器、译码器等中规模集成 电路的逻辑功能和使用方法1第第第第6 6章章章章 组合逻辑电路组合逻辑电路组合逻辑电路组合逻辑电路6.26.2 组合逻辑电路的分析与设计方法组合逻辑电路的分析与设计方法组合逻辑电路的分析与设计方法组合逻辑电路的分析与设计方法6.3 6.3 编码器编码器编码器编码器6.4 6.4 译码器译码器译码器译码器6.5 6.5 数据选择器和分配器数据选择器和分配器数据选择器和分配器数据选择器和分配器6.6
2、 6.6 加法器和数值比较器加法器和数值比较器加法器和数值比较器加法器和数值比较器返回主目录返回主目录返回主目录返回主目录6.1 6.1 概述概述概述概述6.7 6.7 组合逻辑电路中的竞争冒险组合逻辑电路中的竞争冒险组合逻辑电路中的竞争冒险组合逻辑电路中的竞争冒险退出退出退出退出26.1 概述概述 在数字电路中，数字电路可分为组合逻辑电路和时序逻辑电路两大类。组合逻辑电路组合逻辑电路：输出仅由输入决定，与电路当前状态无：输出仅由输入决定，与电路当前状态无关；电路结构中关；电路结构中无无反馈环路（无记忆）反馈环路（无记忆）按此按钮返回主菜单36.2 组合逻辑电路的分组合逻辑电路的分析与设计方法
3、析与设计方法6.2.1 6.2.1 组合逻辑电路的分析方法组合逻辑电路的分析方法组合逻辑电路的分析方法组合逻辑电路的分析方法6.2.2 6.2.2 组合逻辑电路的设计方法组合逻辑电路的设计方法组合逻辑电路的设计方法组合逻辑电路的设计方法退出退出退出退出46.2.1 组合逻辑电路的分析方法组合逻辑电路的分析方法逻辑图逻辑图逻辑表逻辑表达式达式 1 1 最简与或最简与或表达式表达式化简 2 2 从输入到输出逐级写出5最简与或最简与或表达式表达式 3 真值表真值表 3 4 电路的逻电路的逻辑功能辑功能当输入A、B、C中有2个或3个为1时，输出Y为1，否则输出Y为0。所以这个电路实际上是一种3人表决用
4、的组合电路：只要有2票或3票同意，表决就通过。 4 6逻辑图逻辑图逻辑表逻辑表达式达式例：例：最简与或最简与或表达式表达式7真值表真值表用与非门实现用与非门实现电路的输出Y只与输入A、B有关，而与输入C无关。Y和A、B的逻辑关系为：A、B中只要一个为0，Y=1；A、B全为1时，Y=0。所以Y和A、B的逻辑关系为与非运算的关系。电路的逻辑功能电路的逻辑功能8真值表真值表电路功电路功能描述能描述6.2.2 组合逻辑电路的设计方法组合逻辑电路的设计方法例例例例：设计一个楼上、楼下开关的控制逻辑电路来控制楼梯上的路灯，使之在上楼前，用楼下开关打开电灯，上楼后，用楼上开关关灭电灯；或者在下楼前，用楼上开
5、关打开电灯，下楼后，用楼下开关关灭电灯。设楼上开关为A，楼下开关为B，灯泡为Y。并设A、B合向左侧时为0，合向右侧时为1；灯亮时Y为1，灯灭时Y为0。根据逻辑要求列出真值表。 1 穷举法 1 ( (参参见见课课本本P P1 16 6的的例例2 2. .2 2. .1 1) )9 2 逻辑表达式逻辑表达式或卡诺图或卡诺图最简与或最简与或表达式表达式化简 3 2 已为最简与或表达式 4 逻辑变换逻辑变换 5 逻辑电路图逻辑电路图用与非门实现用异或门加非门实现10真值表真值表电路功电路功能描述能描述例例例例：用与非门设计一个举重裁判表决电路。设举重比赛有3个裁判，一个主裁判和两个副裁判。杠铃完全举上
6、的裁决由每一个裁判按一下自己面前的按钮来确定。只有当两个或两个以上裁判判明成功，并且其中有一个为主裁判时，表明成功的灯才亮。设主裁判为变量A，副裁判分别为B和C；表示成功与否的灯为Y，根据逻辑要求列出真值表。 1 穷举法 1 2 2 逻辑表达式逻辑表达式11 3 卡诺图卡诺图最简与或最简与或表达式表达式化简 4 5 逻辑变换逻辑变换 6 逻辑电逻辑电路图路图 3 化简 4 111Y= AB +AC 5 6 12本节小结组组合合电电路路的的特特点点：在在任任何何时时刻刻的的输输出出只只取取决决于于当当时时的的输输入入信信号号，而而与与电电路路原原来来所所处处的的状状态态无无关关。实实现现组合电路
7、的基础是逻辑代数和门电路。组合电路的基础是逻辑代数和门电路。组组合合电电路路的的逻逻辑辑功功能能可可用用逻逻辑辑图图、真真值值表表、逻逻辑辑表表达达式式、卡卡诺诺图图和和波波形形图图等等5种种方方法法来来描描述述，它它们们在在本本质上是相通的，可以互相转换。质上是相通的，可以互相转换。组组合合电电路路的的设设计计步步骤骤：逻逻辑辑图图写写出出逻逻辑辑表表达达式式逻辑表达式化简逻辑表达式化简列出真值表列出真值表逻辑功能描述。逻辑功能描述。组组合合电电路路的的设设计计步步骤骤：列列出出真真值值表表写写出出逻逻辑辑表表达达式式或或画画出出卡卡诺诺图图逻逻辑辑表表达达式式化化简简和和变变换换画画出出逻
8、逻辑图。辑图。在在许许多多情情况况下下，如如果果用用中中、大大规规模模集集成成电电路路来来实实现现组合函数，可以取得事半功倍的效果。组合函数，可以取得事半功倍的效果。136.3 编码器编码器6.3.1 6.3.1 二进制编码器二进制编码器二进制编码器二进制编码器6.3.2 6.3.2 二二二二- -十进制编码器十进制编码器十进制编码器十进制编码器退出退出退出退出6.3.2 6.3.2 优先编码器优先编码器优先编码器优先编码器14实现编码操作的电路称为编码器。6.3.1 二进制编码器二进制编码器3位二进制编码器位二进制编码器输输入入8个个互互斥斥的的信信号号输输出出3位位二二进进制制代代码码真真
9、值值表表15逻逻辑辑表表达达式式逻辑图逻辑图166.3.2 二二-十进制编码器十进制编码器8421 BCD码编码器码编码器输输入入10个个互互斥斥的的数数码码输输出出4位位二二进进制制代代码码真真值值表表17逻辑表达式逻辑表达式逻辑图逻辑图181、3位二进制优先编码器位二进制优先编码器 在优先编码器中优先级别高的信号排斥级别低的，即具有单方面排斥的特性。 设I7的优先级别最高，I6次之，依此类推，I0最低。真真值值表表6.3.3 优先编码器优先编码器19逻辑表达式逻辑表达式20逻辑图逻辑图8线线-3线线优优先先编编码码器器如果要求输出、输入均为反变量，则只要在图中的每一个输出端和输入端都加上反
10、相器就可以了。212、集成、集成3位二进制优先编码器位二进制优先编码器ST为使能输入端，低电平有效。YS为使能输出端，通常接至低位芯片的端。YS和ST配合可以实现多级编码器之间的优先级别的控制。YEX为扩展输出端，是控制标志。 YEX 0表示是编码输出； YEX 1表示不是编码输出。集成集成3 3位二进制优先编码器位二进制优先编码器74LS14874LS14822集成集成3 3位二进制优先编码器位二进制优先编码器74LS14874LS148的真值表的真值表输输入入：逻辑：逻辑0(0(低电平）有效低电平）有效输输出出：逻辑：逻辑0(0(低电平）有效低电平）有效23* *集成集成3 3位二进制优先
11、编码器位二进制优先编码器74LS14874LS148的级联的级联16线线-4线优先编码器线优先编码器243、8421 BCD码优先编码器码优先编码器真值表真值表25逻辑表达式逻辑表达式26逻辑图逻辑图274、集成、集成10线线-4线优先编码器线优先编码器28本节小结用用二二进进制制代代码码表表示示特特定定对对象象的的过过程程称称为为编编码码；实实现现编编码码操操作作的的电电路路称称为为编码器。编码器。编编码码器器分分二二进进制制编编码码器器和和十十进进制制编编码码器器，各各种种译译码码器器的的工工作作原原理理类类似似，设设计计方方法法也也相相同同。集集成成二二进进制制编编码码器器和和集集成成十
12、十进进制制编编码码器器均均采采用用优优先先编编码码方案。方案。296.4 译码器译码器6.4.1 6.4.1 二进制译码器二进制译码器二进制译码器二进制译码器6.4.2 6.4.2 二二二二- -十进制译码器十进制译码器十进制译码器十进制译码器6.4.3 6.4.3 数码显示译码器数码显示译码器数码显示译码器数码显示译码器退出退出退出退出6.4.4 6.4.4 用译码器实现组合逻辑函数用译码器实现组合逻辑函数用译码器实现组合逻辑函数用译码器实现组合逻辑函数30 把具有特定意义信息的二进制代码翻译出来的过程称为译码，实现译码操作的电路称为译码器。6.4.1 二进制译码器二进制译码器 设二进制译码
13、器的输入端为n个，则输出端为2n个，且对应于输入代码的每一种状态，2n个输出中只有一个为1（或为0），其余全为0（或为1）。 二进制译码器可以译出输入变量的全部状态，故又称为变量译码器。311、3位二进制译码器位二进制译码器真值表真值表输输入入：3位二进制代码位二进制代码输输出出：8个互斥的信号个互斥的信号32逻辑表达式逻辑表达式逻辑图逻辑图电路特点电路特点：与门组成的阵列：与门组成的阵列332、集成二进制译码器、集成二进制译码器74LS138A2、A1、A0为二进制译码输入端， 为译码输出端（低电平有效），G1、 、为选通控制端。当G11且 时，译码器处于工作状态；当G10或 时，译码器处于
14、禁止状态。34真值表真值表输输入入：自然二进制码：自然二进制码输输出出：低电平有效：低电平有效353、74LS138的级联的级联36二-十进制译码器的输入是十进制数的4位二进制编码（BCD码），分别用A3、A2、A1、A0表示；输出的是与10个十进制数字相对应的10个信号，用Y9Y0表示。由于二-十进制译码器有4根输入线，10根输出线，所以又称为4线-10线译码器。6.4.2 二二-十进制译码器十进制译码器1、8421 BCD码译码器码译码器把二-十进制代码翻译成10个十进制数字信号的电路，称为二-十进制译码器。37真值表真值表38逻辑表达式逻辑表达式逻辑图逻辑图39将与门换成与非门，则输出为
15、反变量，即为低电平有效。40、集成、集成8421 BCD码码译码器译码器74LS42416.4.3 数码显示译码器数码显示译码器1、七段半导体数字显示器、七段半导体数字显示器用来驱动各种显示器件，从而将用二进制代码表示的数字、文字、符号翻译成人们习惯的形式直观地显示出来的电路，称为显示译码器。4243b=c=f=g=1，a=d=e=0时时c=d=e=f=g=1，a=b=0时时共阴极共阴极442、七段显示译码器、七段显示译码器真值表仅适用于共阴极真值表仅适用于共阴极LED真值表真值表45a的卡诺图的卡诺图46b的卡诺图的卡诺图c的卡诺图的卡诺图47d的卡诺图的卡诺图e的卡诺图的卡诺图48f的卡诺
16、图的卡诺图g的卡诺图的卡诺图49逻辑表达式逻辑表达式50逻辑图逻辑图512、集成显示译码器、集成显示译码器74LS48引脚排列图引脚排列图52功功能能表表53辅助端功能辅助端功能546.4.4 用译码器实现组合逻辑函数用译码器实现组合逻辑函数1、用二进制译码器实现逻辑函数、用二进制译码器实现逻辑函数画出用二进制译码器和与非门实现这些函数的接线图。画出用二进制译码器和与非门实现这些函数的接线图。写出函数的标准与或表达式，并变换为与非写出函数的标准与或表达式，并变换为与非-与非形式。与非形式。552、用二进制译码器实现码制变换、用二进制译码器实现码制变换十十进进制制码码8421码码56十十进进制制
17、码码余余3码码57十十进进制制码码2421码码58*3、数码显示电路的动态灭零、数码显示电路的动态灭零(可选)59本节小结把代码状态的特定含义翻译出来的过程称为译把代码状态的特定含义翻译出来的过程称为译码，实现译码操作的电路称为译码器。实际上译码，实现译码操作的电路称为译码器。实际上译码器就是把一种代码转换为另一种代码的电路。码器就是把一种代码转换为另一种代码的电路。译译码码器器分分二二进进制制译译码码器器、十十进进制制译译码码器器及及字字符符显显示示译译码码器器，各各种种译译码码器器的的工工作作原原理理类类似似，设设计计方法也相同。方法也相同。二二进进制制译译码码器器能能产产生生输输入入变变
18、量量的的全全部部最最小小项项，而而任任一一组组合合逻逻辑辑函函数数总总能能表表示示成成最最小小项项之之和和的的形形式式，所所以以，由由二二进进制制译译码码器器加加上上或或门门即即可可实实现现任任何何组组合合逻逻辑辑函函数数。此此外外，用用4 4线线-16-16线线译译码码器器还还可可实现实现BCDBCD码到十进制码的变换。码到十进制码的变换。606.5 数据选择器和分配器数据选择器和分配器6.5.1 6.5.1 数据选择器数据选择器数据选择器数据选择器6.5.2 6.5.2 数据分配器数据分配器数据分配器数据分配器退出退出退出退出616.5.1 数据选择器数据选择器真值表真值表逻辑表达式逻辑表
19、达式地地址址变变量量输输入入数数据据由地址码决定从路输入中选择哪路输出。一、一、 4选选1数据选择器数据选择器62逻辑图逻辑图63集成双集成双4选选1数据选择器数据选择器74LS153选通控制端选通控制端S为低电平有效，即为低电平有效，即S=0时芯片被选时芯片被选中，处于工作状态；中，处于工作状态；S=1时芯片被禁止，时芯片被禁止，Y0。64集成集成8选选1数数据选择器据选择器74LS151二、二、 8选选1数据选择器数据选择器6574LS151的的真真值值表表66数据选择器的扩展数据选择器的扩展67基本原理基本原理数据选择器的主要特点：（1）具有标准与或表达式的形式。即：（2）提供了地址变量
20、的全部最小项。（3）一般情况下，Di可以当作一个变量处理。因为任何组合逻辑函数总可以用最小项之和的标准形式构成。所以，利用数据选择器的输入Di来选择地址变量组成的最小项mi，可以实现任何所需的组合逻辑函数。三、用数据选择器实现组合逻辑函数三、用数据选择器实现组合逻辑函数68基本步骤基本步骤确定数据选择器确定数据选择器确定地址变量确定地址变量 2 1 n个地址变量的数据选择器，不需要增加门电路，最多可实现n1个变量的函数。3个变量，选用4选1数据选择器。A1=A、A0=B逻辑函数逻辑函数 1 选用选用74LS153 2 74LS153有两个地址变量。69求求Di 3 （1）公式法）公式法函数的标
21、准与或表达式：4选1数据选择器输出信号的表达式：比较L和Y，得： 3 70画连线图画连线图 4 4 71求求Di的的方法方法（2）真值表法）真值表法C=1时时L=1，故，故D0=CL=0，故，故D2=0L=1，故，故D3=1C=0时时L=1，故，故D1=C72求求Di的的方法方法（3）图形法）图形法D0D1D3D273用数据选择器实现函数：例例选用8选1数据选择器74LS151设A2=A、A1=B、A0=C求DiD0=DD2=1D6=1D4=DD1=DD3=0D7=0D5=174画连线图756.5.2 数据分配器数据分配器由地址码决定将输入数据送给哪路输出。真值表真值表逻辑表达式逻辑表达式地地
22、址址变变量量输输入入数数据据76逻辑图逻辑图77集成数据分配器集成数据分配器把二进制译码器的使能端作为数据输入端，二进制代码输入端作为地址码输入端，则带使能端的二进制译码器就是数据分配器。由由74LS138构成的构成的1路路-8路数据分配器路数据分配器数据输入端数据输入端G1=1G2A=0地址输入端地址输入端78数据分配器的应用数据分配器的应用数据分配器和数据选择器一起构成数据分时传送系统数据分配器和数据选择器一起构成数据分时传送系统79本节小结1、数据选择器是能够从来自不同地址的多路数字数据选择器是能够从来自不同地址的多路数字信息中任意选出所需要的一路信息作为输出的组合信息中任意选出所需要的
23、一路信息作为输出的组合电路，至于选择哪一路数据输出，则完全由当时的电路，至于选择哪一路数据输出，则完全由当时的选择控制信号决定。选择控制信号决定。数据选择器具有标准与或表达式的形式，提供了数据选择器具有标准与或表达式的形式，提供了地址变量的全部最小项，并且一般情况下，地址变量的全部最小项，并且一般情况下，D Di i可以可以当作一个变量处理。因为任何组合逻辑函数总可以当作一个变量处理。因为任何组合逻辑函数总可以用最小项之和的标准形式构成。所以，利用数据选用最小项之和的标准形式构成。所以，利用数据选择器的输入择器的输入D Di i来选择地址变量组成的最小项来选择地址变量组成的最小项m mi i，
24、可，可以实现任何所需的组合逻辑函数。以实现任何所需的组合逻辑函数。用数据选择器实现组合逻辑函数的步骤：选用数用数据选择器实现组合逻辑函数的步骤：选用数据选择器据选择器确定地址变量确定地址变量求求D Di i画连线图。画连线图。802 2、数据分配器的逻辑功能是将、数据分配器的逻辑功能是将1 1个输入数据传送个输入数据传送到多个输出端中的到多个输出端中的1 1个输出端，具体传送到哪一个个输出端，具体传送到哪一个输出端，也是由一组选择控制信号确定。输出端，也是由一组选择控制信号确定。数据分配器就是带选通控制端即使能端的二进制数据分配器就是带选通控制端即使能端的二进制译码器。只要在使用中，把二进制译
25、码器的选通控译码器。只要在使用中，把二进制译码器的选通控制端当作数据输入端，二进制代码输入端当作选择制端当作数据输入端，二进制代码输入端当作选择控制端就可以了。控制端就可以了。数据分配器经常和数据选择器一起构成数据传送数据分配器经常和数据选择器一起构成数据传送系统。其主要特点是可以用很少几根线实现多路数系统。其主要特点是可以用很少几根线实现多路数字信息的分时传送。字信息的分时传送。816.6 加法器和数值比较器加法器和数值比较器6.6.1 6.6.1 加法器加法器加法器加法器6.6.2 6.6.2 数值比较器数值比较器数值比较器数值比较器退出退出退出退出82 一、半加器一、半加器6.6.1 加
26、法器加法器能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。加数本位的和向高位的进位83 二、全加器二、全加器能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数相加，求得和及进位的逻辑电路称为全加器。Ai、Bi：加数， Ci-1：低位来的进位，Si：本位的和， Ci：向高位的进位。84全加器的逻辑图和逻辑符号全加器的逻辑图和逻辑符号85 用与门和或门实现用与门和或门实现86 用与或非门实现用与或非门实现先求Si和Ci。为此，合并值为0的最小项。再取反，得：8788实现多位二进制数相加的电路称为加法器。1、串行进位加法器、串行进位加法器构成构成构成构成：把n位
27、全加器串联起来，低位全加器的进位输出连接到相邻的高位全加器的进位输入。特点特点特点特点：进位信号是由低位向高位逐级传递的，速度不高。 三、多位加法器三、多位加法器892、并行进位加法器（超前进位加法器）、并行进位加法器（超前进位加法器）进位生成项进位生成项进位传递条件进位传递条件进位表达式进位表达式和表达式和表达式4位超前进位加位超前进位加法器递推公式法器递推公式90超前进位发生器超前进位发生器超前进位发生器超前进位发生器91加法器的级连加法器的级连集集成成二二进进制制4位位超超前前进进位位加加法法器器92本节小结能能对对两两个个1位位二二进进制制数数进进行行相相加加而而求求得得和和及及进进位
28、位的的逻辑电路称为半加器。逻辑电路称为半加器。能能对对两两个个1位位二二进进制制数数进进行行相相加加并并考考虑虑低低位位来来的的进进位位，即即相相当当于于3 3个个1位位二二进进制制数数的的相相加加，求求得得和和及及进进位的逻辑电路称为全加器。位的逻辑电路称为全加器。实实现现多多位位二二进进制制数数相相加加的的电电路路称称为为加加法法器器。按按照照进进位位方方式式的的不不同同，加加法法器器分分为为串串行行进进位位加加法法器器和和超超前前进进位位加加法法器器两两种种。串串行行进进位位加加法法器器电电路路简简单单、但但速度较慢，超前进位加法器速度较快、但电路复杂。速度较慢，超前进位加法器速度较快、
29、但电路复杂。加加法法器器除除用用来来实实现现两两个个二二进进制制数数相相加加外外，还还可可用用来来设设计计代代码码转转换换电电路路、二二进进制制减减法法器器和和十十进进制制加加法法器等。器等。93用来完成两个二进制数的大小比较的逻辑电路称为数值比较器，简称比较器。设AB时L11；AB时L21；AB时L31。得1位数值比较器的真值表。6.6.2 数值比较器数值比较器 一、一、1位数值比较器位数值比较器94逻逻辑辑表表达达式式逻逻辑辑图图95 二、多位数值比较器二、多位数值比较器96真值表中的输入变量包括A3与B3、A2与B2、A1与B1 、A0与B0和A与B的比较结果，AB、AB、 AB必须预先
30、预置为0 ，最低4位的级联输入端AB和A=B 必须预先预置为0、1。100并联扩展并联扩展1016.7 组合电路中的竞争冒险组合电路中的竞争冒险6.7.1 竞争冒险现象及其产生的原因竞争冒险现象及其产生的原因在组合电路中，当输入信号的状态改变时，输出端可能会出现不正常的干扰信号，使电路产生错误的输出，这种现象称为竞争冒险。产生竞争冒险的原因：主要是门电路的延迟时间产生的。干扰信号按此按钮返回主菜单102 （1） 代数法。 可以用公式法判断是否有冒险, 例如Y=AC+B ， 其中C有原变量和反变量，改变A、 B的取值判断是否出现冒险。 A=1，B=1时，Y=C+ 有“0”型冒险。因此，Y=AC+
31、B 会出现“0”型冒险。同理，有Y=C时，会出现“1”型冒险。 （2） 卡诺图法。 如下图所示, 图中的卡诺圈相切则有竞争冒险, 如圈“1”则为“0”型冒险, 而圈“0”则为“1”型冒险，当卡诺圈相交或相离时均无竞争冒险产生。 6.7.2 冒险现象的判别冒险现象的判别103卡诺图1046.7.3 消除竞争冒险的方法消除竞争冒险的方法有圈相切，则有竞争冒险有圈相切，则有竞争冒险增加冗余项，增加冗余项，消除竞争冒险消除竞争冒险105本节小结在在各各种种数数字字系系统统尤尤其其是是在在计计算算机机中中，经经常常需需要要对对两两个个二二进进制制数数进进行行大大小小判判别别，然然后后根根据据判判别别结结
32、果果转转向向执执行行某某种种操操作作。用用来来完完成成两两个个二二进进制制数数的的大大小小比比较较的的逻逻辑辑电电路路称称为为数数值值比比较较器器，简简称称比比较较器器。在在数数字字电电路路中中，数数值值比比较较器器的的输输入入是是要要进进行行比比较较的的两两个个二二进进制制数数，输出是比较的结果。输出是比较的结果。利利用用集集成成数数值值比比较较器器的的级级联联输输入入端端，很很容容易易构构成成更更多多位位数数的的数数值值比比较较器器。数数值值比比较较器器的的扩扩展展方方式式有有串串联联和和并并联联两两种种。扩扩展展时时需需注注意意TTL电电路路与与CMOS电电路路在在连连接接方方式式上上的的区区别。别。106部分资料从网络收集整理而来，供大家参考，感谢您的关注！
