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1、第四章第四章 存存 储储 器器4.1 概述概述4.2 主存储器主存储器4.3 高速缓冲存储器高速缓冲存储器4.4 辅助存储器辅助存储器4.1 概概 述述l存储器的两大功能：存储器的两大功能： 1、 存储（写入存储（写入Write） 2、 取出（读出取出（读出Read）l三项基本要求：三项基本要求： 1、大容量、大容量 2、高速度、高速度 3、低成本、低成本l概念概念1、基本存储单元：存储一位（、基本存储单元：存储一位（bit）二进制二进制代码的存储元件称为基本存储单元（或存代码的存储元件称为基本存储单元（或存储元）储元）2、存储单元：主存中最小可编址的单位，、存储单元：主存中最小可编址的单位，
2、是是CPU对主存可访问操作的最小单位。对主存可访问操作的最小单位。3、存储体：多个存储单元按一定规则组成、存储体：多个存储单元按一定规则组成一个整体。一个整体。4、存储器分辩率：指存储器能被区分、识、存储器分辩率：指存储器能被区分、识别与操作的精细程度。别与操作的精细程度。一、存储器分类一、存储器分类1. 按存储介质分类按存储介质分类(1) 半导体存储器半导体存储器(2) 磁表面存储器磁表面存储器(3) 磁芯存储器磁芯存储器(4) 光盘存储器光盘存储器易失易失TTL 、MOS磁头、载磁体磁头、载磁体硬磁材料、环状元件硬磁材料、环状元件激光、磁光材料激光、磁光材料非非易易失失(1) 存取时间与物
3、理地址无关（随机访问）存取时间与物理地址无关（随机访问） 顺序存取存储器顺序存取存储器 磁带磁带4.12. 按存取方式分类按存取方式分类(2) 存取时间与物理地址有关（串行访问）存取时间与物理地址有关（串行访问） 随机存储器随机存储器 只读存储器只读存储器 直接存取存储器直接存取存储器 磁盘磁盘在程序的执行过程中在程序的执行过程中 可可 读读 可可 写写在程序的执行过程中在程序的执行过程中 只只读读磁盘磁盘 磁带磁带 光盘光盘 高速缓冲存储器（高速缓冲存储器（Cache）Flash Memory存存储储器器主存储器主存储器辅助存储器辅助存储器MROMPROMEPROMEEPROMRAMROM静
4、态静态 RAM动态动态 RAM3. 按在计算机中的作用分类按在计算机中的作用分类4.1高高低低小小大大快快慢慢辅辅存存寄存器寄存器缓存缓存主存主存磁盘磁盘光盘光盘磁带磁带光盘光盘磁带磁带速度速度容量容量 价格价格 位位1. 存储器三个主要特性的关系存储器三个主要特性的关系 二、存储器的层次结构二、存储器的层次结构CPUCPU主主机机4.1缓存缓存CPU主存主存辅存辅存2. 缓存缓存 主存层次和主存主存层次和主存 辅存层次辅存层次缓存缓存主存主存辅存辅存主存主存虚拟存储器虚拟存储器10 ns20 ns200 nsms虚地址虚地址逻辑地址逻辑地址实地址实地址物理地址物理地址主存储器主存储器4.1（
5、速度）（速度）（容量）（容量）4.2 主存储器主存储器一、概述一、概述1. 主存的基本组成主存的基本组成存储体存储体驱动器驱动器译码器译码器MAR控制电路控制电路读读写写电电路路MDR.地址总线地址总线数据总线数据总线读读写写2. 主存和主存和 CPU 的联系的联系MDRMARCPU主主 存存读读数据总线数据总线地址总线地址总线写写4.2 高位字节高位字节 地址为字地址地址为字地址 低位字节低位字节 地址为字地址地址为字地址设地址线设地址线 24 根根按按 字节字节 寻址寻址按按 字字 寻址寻址若字长为若字长为 16 位位按按 字字 寻址寻址若字长为若字长为 32 位位字地址字地址字节地址字节
6、地址11109876543210840字节地址字节地址字地址字地址4523014203. 主存中存储单元地址的分配主存中存储单元地址的分配4.2224 = 16 M8 M4 M(2) 存储速度存储速度4. 主存的技术指标主存的技术指标(1) 存储容量存储容量(3) 存储器的带宽存储器的带宽主存主存 存放二进制代码的总数量存放二进制代码的总数量 读出时间读出时间 写入时间写入时间 存储器的存储器的 访问时间访问时间 存取时间存取时间 存取周期存取周期 读周期读周期 写周期写周期 连续两次独立的存储器操作连续两次独立的存储器操作（读或写）所需的（读或写）所需的 最小间隔时间最小间隔时间 位位/秒秒
7、4.2半导体存储器芯片半导体存储器芯片一、分类：按使用器件，半导体存储器分双极型半导体一、分类：按使用器件，半导体存储器分双极型半导体存储器（存储器（TTL）和）和MOS半导体存储器两种半导体存储器两种（1）TTL：存储速度高，集成度低，价格高，主要用于存储速度高，集成度低，价格高，主要用于小容量的高速存储器小容量的高速存储器（2）MOS：主要用于大容量存储器。根据存储信息机构主要用于大容量存储器。根据存储信息机构的原理不同，又分为静态的原理不同，又分为静态MOS存储器（存储器（SRAM)和动态和动态MOS存储器存储器（DRAM)，前者利用双稳态触发器来保存前者利用双稳态触发器来保存信息，只要
8、不断电，信息是不会丢失的，后者利用信息，只要不断电，信息是不会丢失的，后者利用MOS电容存储电荷来保存信息，使用时，需不断给电电容存储电荷来保存信息，使用时，需不断给电容充电才能使信息保持。容充电才能使信息保持。二、半导体存储器的主要优点是存储速度快，存储体积二、半导体存储器的主要优点是存储速度快，存储体积小，可靠性高；主要缺点是断电时，读写存储器不能小，可靠性高；主要缺点是断电时，读写存储器不能保存信息。保存信息。静态MOS存储器l基本存储元基本存储元6管静态管静态MOS存储元存储元由两个由两个MOS反相器交叉耦合而成的双稳态触发器。反相器交叉耦合而成的双稳态触发器。BAT2T5T4T0T1
9、T3BS0VBS1读/写“0”读/写“1”位/读出线位/读出线字线图4-4 6管MOS存储电路静态MOS存储器基本存储元基本存储元6管静态管静态MOS存储元存储元B、存储元的工作原理存储元的工作原理写操作。在字线上加一个正电压的字脉冲，使写操作。在字线上加一个正电压的字脉冲，使T2 、T3 管导管导通。若要写通。若要写“0”，无论该位存储元电路原存何种状态，无论该位存储元电路原存何种状态，只需使写只需使写“0”的位线的位线BS0 电压降为地电位（加负电压的位电压降为地电位（加负电压的位脉冲），经导通的脉冲），经导通的2 管，迫使节点的电位等于地电位，管，迫使节点的电位等于地电位，就能使就能使1
10、 管截止而管截止而0 管导通。写入管导通。写入1，只需使写，只需使写1的位线的位线BS1 降为地电位，经导通的降为地电位，经导通的T3 管传给节点，迫使管传给节点，迫使T0 管截管截止而止而T1 管导通。管导通。写入过程是字线上的字脉冲和位线上的位脉冲相重合的操写入过程是字线上的字脉冲和位线上的位脉冲相重合的操作过程。作过程。静态MOS存储器基本存储元基本存储元6管静态管静态MOS存储元的工作原理存储元的工作原理读操作。读操作。只需字线上加高电位的字脉冲，使只需字线上加高电位的字脉冲，使T2 、T3 管导通，把管导通，把节点节点A、B分别连到位线。若该位存储电路原存分别连到位线。若该位存储电路
11、原存“0”，节，节点是低电位，经一外加负载而接在位线点是低电位，经一外加负载而接在位线0 上的外加电上的外加电源，就会产生一个流入源，就会产生一个流入BS0 线的小电流（流向节点经线的小电流（流向节点经T0 导通管入地）。导通管入地）。“0”位线上位线上BS0 就从平时的高电位下降就从平时的高电位下降一个很小的电压，经差动放大器检测出一个很小的电压，经差动放大器检测出“”信号。信号。若该位原存若该位原存“1”，就会在，就会在“1”位线位线BS1 中流入电流，中流入电流，在在 BS1 位线上产生电压降，经差动放大器检测出读位线上产生电压降，经差动放大器检测出读“1”信信号。号。读出过程中，位线变
12、成了读出线。读取信息不影响触读出过程中，位线变成了读出线。读取信息不影响触发器原来状态，故读出是非破坏性的读出。发器原来状态，故读出是非破坏性的读出。若字线不加正脉冲，说明此存储元没有选中，若字线不加正脉冲，说明此存储元没有选中，T2 ，T3 管截管截止，止，A、B结点与位读出线隔离，存储元存储并保存原存结点与位读出线隔离，存储元存储并保存原存信息信息。 三、随机存取存储器三、随机存取存储器 ( RAM ) 1. 静态静态 RAM (SRAM) (1) 静态静态 RAM 基本电路基本电路A 触发器非端触发器非端1T4T触发器触发器5TT6、行开关行开关7TT8、列开关列开关7TT8、一列共用一
13、列共用A 触发器原端触发器原端T1 T4T5T6T7T8AA写放大器写放大器写放大器写放大器DIN写选择写选择读选择读选择DOUT读放读放位线位线A位线位线A列地址选择列地址选择行地址选择行地址选择4.2T1 T4AT1 T4T5T6T7T8A写放大器写放大器写放大器写放大器DIN写选择写选择读选择读选择读放读放位线位线A位线位线A列地址选择列地址选择行地址选择行地址选择DOUT 静态静态 RAM 基本电路的基本电路的 读读 操作操作 行选行选 T5、T6 开开4.2T7、T8 开开列选列选读放读放DOUTVAT6T8DOUTT1 T4T5T6T7T8AADIN位线位线A位线位线A 列地址选择
14、列地址选择行地址选择行地址选择写放写放写放写放读放读放DOUT写选择写选择读选择读选择 静态静态 RAM 基本电路的基本电路的 写写 操作操作 行选行选T5、T6 开开 两个写放两个写放 DIN4.2列选列选T7、T8 开开（左）（左） 反相反相T5A（右）（右） T8T6ADINDINT7芯片容量芯片容量二、半导体存储芯片简介二、半导体存储芯片简介1. 半导体存储芯片的基本结构半导体存储芯片的基本结构译译码码驱驱动动存存储储矩矩阵阵读读写写电电路路1K 4位位16K 1位位8K 8位位片选线片选线读读/写控制线写控制线地地址址线线数数据据线线地址线地址线（单向）（单向）数据线数据线（双向）（
15、双向）1041411384.20,015,015,70,7 读读/写控制电路写控制电路 地地址址译译码码器器 字线字线015168矩阵矩阵07D07D 位线位线 读读 / 写选通写选通A3A2A1A02. 半导体存储芯片的译码驱动方式半导体存储芯片的译码驱动方式(1) 线选线选法法4.200000,00,7007D07D 读读 / 写写选通选通A3A2A1A0A40,310,031,031,31 Y 地址译码器地址译码器 X地地址址译译码码器器 3232 矩阵矩阵A9I/OA8A7A56AY0Y31X0X31D读读/写写(2) 重合法重合法4.200000000000,031,00,31I/O
16、D0,0读读存储芯片片选线的作用存储芯片片选线的作用用用 16K 1位位 的存储芯片组成的存储芯片组成 64K 8位位 的存储器的存储器 32片片当地址为当地址为 65 535 时，此时，此 8 片的片选有效片的片选有效 8片片16K 1位位 8片片16K 1位位 8片片16K 1位位 8片片16K 1位位4.2 (2) 静态静态 RAM 芯片举例芯片举例 Intel 2114 外特性外特性存储容量存储容量1 1K K4 4位位4.2.I/O1I/O2I/O3I/O4A0A8A9WECSCCVGNDIntel 2114SRAM存储器l读与写的读与写的互锁逻辑互锁逻辑控制信号中控制信号中CS是片
17、选信号，是片选信号，CS有效时（低电平），门有效时（低电平），门G1、G2均被打开。均被打开。OE为读出使能为读出使能信号，信号，OE有效时（低电平），有效时（低电平），门门G2开启，当写命令开启，当写命令WE=1时时（高电平），门（高电平），门G1关闭，存储关闭，存储器进行读操作。写操作时，器进行读操作。写操作时，WE=0，门，门G1开启，门开启，门G2关闭。关闭。注意，门注意，门G1和和G2是互锁的，是互锁的，一个开启时另一个必定关闭，一个开启时另一个必定关闭，这样保证了读时不写，写时不这样保证了读时不写，写时不读。读。 Intel 2114 RAM 矩阵矩阵 (64 64) 读读A3A4
18、A5A6A7A8A0A1A2A9150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WECS第一组第一组第二组第二组第三组第三组第四组第四组4.2150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WECS第一组第一组第二组第二组第三组第三组第四组第四组00000000004.2 I
19、ntel 2114 RAM 矩阵矩阵 (64 64) 读读第一组第一组第二组第二组第三组第三组第四组第四组150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WECS00000000004.2 Intel 2114 RAM 矩阵矩阵 (64 64) 读读150311647326348第一组第一组第二组第二组第三组第三组第四组第四组4.2 Intel 2114 RAM 矩阵矩阵 (64 64) 读读150311647326348150311
20、647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WECS0000000000150311647326348150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WECS0000000000150311647326348第一组第一组第二组第二组第三组第三组第四组第四组4.2 Intel 2114 RAM 矩阵矩阵 (64 6
21、4) 读读0163248CSWE第一组第一组第二组第二组第三组第三组第四组第四组4.2 Intel 2114 RAM 矩阵矩阵 (64 64) 读读150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WECSCSWE15031164732634801632480000000000第一组第一组第二组第二组第三组第三组第四组第四组4.2 Intel 2114 RAM 矩阵矩阵 (64 64) 读读15031164732634815031164
22、7326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WECS0000000000CSWE1503116473263480163248第一组第一组第二组第二组第三组第三组第四组第四组4.2 Intel 2114 RAM 矩阵矩阵 (64 64) 读读150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WECS0000000000C
23、SWE1503116473263480163248读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路第一组第一组第二组第二组第三组第三组第四组第四组4.2 Intel 2114 RAM 矩阵矩阵 (64 64) 读读150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WECS0000000000CSWE读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路1503116473263480163248I/O1I/O2
24、I/O3I/O4A3A4A5A6A7A8A0A1A2A9150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WECS第一组第一组第二组第二组第三组第三组第四组第四组4.2 Intel 2114 RAM 矩阵矩阵 (64 64) 写写150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4
25、WECS第一组第一组第二组第二组第三组第三组第四组第四组00000000004.2 Intel 2114 RAM 矩阵矩阵 (64 64) 写写第一组第一组第二组第二组第三组第三组第四组第四组150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WECS00000000004.2 Intel 2114 RAM 矩阵矩阵 (64 64) 写写150311647326348第一组第一组第二组第二组第三组第三组第四组第四组4.2 Intel 21
26、14 RAM 矩阵矩阵 (64 64) 写写150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WECS0000000000150311647326348WECS第一组第一组第二组第二组第三组第三组第四组第四组4.2 Intel 2114 RAM 矩阵矩阵 (64 64) 写写I/O1I/O2I/O3I/O4WECS150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路
27、0163015行行地地址址译译码码列列地地址址译译码码WECS0000000000150311647326348WECSI/O1I/O2I/O3I/O4第一组第一组第二组第二组第三组第三组第四组第四组4.2 Intel 2114 RAM 矩阵矩阵 (64 64) 写写I/O1I/O2I/O3I/O4WECS150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码WECS0000000000150311647326348WECSI/O1I/O2I/O3I/O4读写电路读写电路
28、读写电路读写电路读写电路读写电路读写电路读写电路第一组第一组第二组第二组第三组第三组第四组第四组4.2 Intel 2114 RAM 矩阵矩阵 (64 64) 写写I/O1I/O2I/O3I/O4WECS150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码WECS0000000000150311647326348WECSI/O1I/O2I/O3I/O4读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路第一组第一组第二组第二组第三组第三组第四组第四组4.2
29、Intel 2114 RAM 矩阵矩阵 (64 64) 写写I/O1I/O2I/O3I/O4150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码WECS0000000000150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路I/O1I/O2I/O3I/O4WECS第一组第一组第二组第二组第三组第三组第四组第四组4.2 Intel 2114 RAM 矩阵矩阵 (64 64) 写写I/O1I/O2I/O3I/O41503116473
30、26348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码WECS0000000000150311647326348I/O1I/O2I/O3I/O4读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路WECS0163248ACSDOUT地址有效地址有效地址失效地址失效片选失效片选失效数据有效数据有效数据稳定数据稳定高阻高阻 (3) 静态静态 RAM 读读 时序时序 tAtCOtOHAtOTDtRC片选有效片选有效4.2读周期读周期 t tRCRC 地址有效地址有效 下一次地址有效下一
31、次地址有效读时间读时间 t tA A 地址有效地址有效数据稳定数据稳定 t tCOCO 片选有效片选有效数据稳定数据稳定t tOTDOTD 片选失效片选失效输出高阻输出高阻t tOHAOHA 地址失效后的地址失效后的 数据维持时间数据维持时间ACSWEDOUTDIN (4) 静态静态 RAM (2114) 写写 时序时序 tWCtWtAWtDWtDHtWR写周期写周期 t tWCWC 地址有效地址有效下一次地址有效下一次地址有效4.2写时间写时间 t tW W 写命令写命令 WEWE 的有效时间的有效时间t tAWAW 地址有效地址有效片选有效的滞后时间片选有效的滞后时间t tWRWR 片选失
32、效片选失效下一次地址有效下一次地址有效t tDWDW 数据稳定数据稳定 WE WE 失效失效t tDHDH WE WE 失效后的数据维持时间失效后的数据维持时间 五、存储器与五、存储器与 CPU 的连接的连接 1. 存储器容量的扩展存储器容量的扩展 (1) 位扩展位扩展（增加存储字长）（增加存储字长） 用用 2片片 1K 4位位 存储芯片组成存储芯片组成 1K 8位位 的存储器的存储器10根地址线根地址线8根数据线根数据线DDD0479AA021142114CSWE4.2 (2) 字扩展（增加存储字的数量）字扩展（增加存储字的数量） 用用 2片片 1K 8位位 存储芯片组成存储芯片组成 2K
33、8位位 的存储器的存储器11根地址线根地址线8根数据线根数据线 1K 8位位 1K 8位位D7D0WEA1A0A94.2CS0A10 1CS1 (3) 字、位扩展字、位扩展用用 8片片 1K 4位位 存储芯片组成存储芯片组成 4K 8位位 的存储器的存储器8根数据线根数据线12根地址线根地址线WEA8A9A0.D7D0A11A10CS0CS1CS2CS3片选片选译码译码.4.21K41K41K41K41K41K41K41K4 2. 存储器与存储器与 CPU 的连接的连接 (1) 地址线的连接地址线的连接(2) 数据线的连接数据线的连接(3) 读读/写线的连接写线的连接(4) 片选线的连接片选线
34、的连接(5) 合理选用芯片合理选用芯片(6) 其他其他 时序、负载时序、负载4.2 例例4.1 设设CPU有有16根地址线，根地址线，8根数据线，并用根数据线，并用MREQ作访作访存控制信号存控制信号(低电平有效低电平有效)，用，用WR作读作读/写控制信号写控制信号(高电平为高电平为读，低电平为写读，低电平为写)。现有。现有下列存储芯片下列存储芯片:1K x4位位RAM; 4Kx8位位RAM; SKx 8位位RAM;2Kx8位位ROM; 4Kx 8位位ROM; 8Kx8位位ROM及及74LS138译码器和各种门电路，如译码器和各种门电路，如图图4.33所示。画出所示。画出CPU与存储器的连接图
35、，要求与存储器的连接图，要求:1、主存地址空间分配、主存地址空间分配: 6000H-67FFH为系统程序区为系统程序区: 6800H-6BFFH为用户程序区。为用户程序区。2、合理选用上述存储芯片，说、合理选用上述存储芯片，说明各选几片明各选几片?3、详细画出存储芯片的片选逻、详细画出存储芯片的片选逻辑图。辑图。例例4.1 解解: : (1) 写出对应的二进制地址码写出对应的二进制地址码(2) 确定芯片的数量及类型确定芯片的数量及类型0 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0A15A14A13 A11 A10 A7 A4 A3 A00 1 1 0 0 1 1 1 1 1 1
36、 1 1 1 1 10 1 1 0 1 0 0 0 0 0 0 0 0 0 0 00 1 1 0 1 0 1 1 1 1 1 1 1 1 1 12K8位位1K8位位RAM2片片1K4位位ROM1片片 2K8位位4.2(3) 分配地址线分配地址线A10 A0 接接 2K 8位位 ROM 的地址线的地址线A9 A0 接接 1K 4位位 RAM 的地址线的地址线(4) 确定片选信号确定片选信号C B A0 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0A15 A13 A11 A10 A7 A4 A3 A00 1 1 0 0 1 1 1 1 1 1 1 1 1 1 10 1 1 0 1 0
37、 0 0 0 0 0 0 0 0 0 00 1 1 0 1 0 1 1 1 1 1 1 1 1 1 12K 8位位1片片 ROM1K 4位位2片片RAM4.2 2K 8位位 ROM 1K 4位位 RAM1K 4位位 RAM&PD/ProgrY5Y4G1CBAG2BG2AMREQA14A15A13A12A11A10A9A0D7D4D3D0WR例例 4.1 CPU 与存储器的连接图与存储器的连接图4.2DRAM存储器一、DRAM存储位元的记忆原理 SRAM存储器的存储位元是一个触发器，它具有两个稳定的状态。而DRAM存储器的存储位元是由一个MOS晶体管和电容器组成的记忆电路，DD预充电信号预充电信
38、号读选择线读选择线写数据线写数据线写选择线写选择线读数据线读数据线VCgT4T3T2T11 (1) 动态动态 RAM 基本单元电路基本单元电路 2. 动态动态 RAM ( DRAM )读出与原存信息相反读出与原存信息相反读出时数据线有电流读出时数据线有电流 为为 “1”数据线数据线CsT字线字线DDV0 10 11 0写入与输入信息相同写入与输入信息相同写入时写入时CS充电充电 为为 “1” 放电放电 为为 “0”4.2T3T2T1T无电流无电流有电流有电流DRAM存储器1、MOS管做为开关使用，而所存储的信息1或0则是由电容器上的电荷量来体现当电容器充满电荷时，代表存储了1，当电容器放电没有
39、电荷时，代表存储了0。2、图(a)表示写1到存储位元。此时输出缓冲器关闭、刷新缓冲器关闭，输入缓冲器打开（R/W为低），输入数据DIN=1送到存储元位线上，而行选线为高，打开MOS管，于是位线上的高电平给电容器充电，表示存储了1。 3、图(b)表示写0到存储位元。此时输出缓冲器和刷新缓冲器关闭，输入缓冲器打开，输入数据DIN=0送到存储元位线上；行选线为高，打开MOS管，于是电容上的电荷通过MOS管和位线放电，表示存储了0。4、图(c)表示从存储位元读出1。输入缓冲器和刷新缓冲器关闭，输出缓冲器/读放打开（R/W为高）。行选线为高，打开MOS管，电容上所存储的1送到位线上，通过输出缓冲器/读出
40、放大器发送到DOUT,即DOUT=1。5、图(d)表示(c)读出1后存储位元重写1。由于(c)中读出1是破坏性读出，必须恢复存储位元中原存的1。此时输入缓冲器关闭，刷新缓冲器打开，输出缓冲器/读放打开，DOUT=1经刷新缓冲器送到位线上，再经MOS管写到电容上。注意，输入缓冲器与输出缓冲器总是互锁的。这是因为读操作和写操作是互斥的，不会同时发生。 单元单元电路电路读读 写写 控控 制制 电电 路路列列 地地 址址 译译 码码 器器读选择线读选择线写选择线写选择线D行行地地址址译译码码器器001131311A9A8A7A6A531A4A3A2A1A0刷新放大器刷新放大器写写数数据据线线读读数数据
41、据线线0 (2) 动态动态 RAM 芯片举例芯片举例 三管动态三管动态 RAM 芯片芯片 (Intel 1103) 读读00000000000D0 04.2单元单元电路电路读读 写写 控控 制制 电电 路路A9A8A7A6A5读读 写写 控控 制制 电电 路路列列 地地 址址 译译 码码 器器读选择线读选择线写选择线写选择线D单元单元电路电路行行地地址址译译码码器器00113131131A4A3A2A1A0刷新放大器刷新放大器写写数数据据线线读读数数据据线线0 三管动态三管动态 RAM 芯片芯片 (Intel 1103) 写写4.2111114.2 三管动态三管动态 RAM 芯片芯片 (Int
42、el 1103) 写写A9A8A7A6A5读读 写写 控控 制制 电电 路路列列 地地 址址 译译 码码 器器读选择线读选择线写选择线写选择线D单元单元电路电路行行地地址址译译码码器器00113131131A4A3A2A1A0刷新放大器刷新放大器写写数数据据线线读读数数据据线线0A9A8A7A6A5读读 写写 控控 制制 电电 路路列列 地地 址址 译译 码码 器器读选择线读选择线写选择线写选择线D单元单元电路电路行行地地址址译译码码器器00113131131A4A3A2A1A0刷新放大器刷新放大器写写数数据据线线读读数数据据线线0111114.2 三管动态三管动态 RAM 芯片芯片 (Int
43、el 1103) 写写A9A8A7A6A5读读 写写 控控 制制 电电 路路列列 地地 址址 译译 码码 器器读选择线读选择线写选择线写选择线D单元单元电路电路行行地地址址译译码码器器00113131131A4A3A2A1A0刷新放大器刷新放大器写写数数据据线线读读数数据据线线001000111114.2 三管动态三管动态 RAM 芯片芯片 (Intel 1103) 写写A9A8A7A6A5读读 写写 控控 制制 电电 路路列列 地地 址址 译译 码码 器器读选择线读选择线写选择线写选择线D单元单元电路电路行行地地址址译译码码器器00113131131A4A3A2A1A0刷新放大器刷新放大器写
44、写数数据据线线读读数数据据线线0111111010001 14.2 三管动态三管动态 RAM 芯片芯片 (Intel 1103) 写写A9A8A7A6A5读读 写写 控控 制制 电电 路路列列 地地 址址 译译 码码 器器读选择线读选择线写选择线写选择线D单元单元电路电路行行地地址址译译码码器器00113131131A4A3A2A1A0刷新放大器刷新放大器写写数数据据线线读读数数据据线线0D111110100014.2 三管动态三管动态 RAM 芯片芯片 (Intel 1103) 写写A9A8A7A6A5读读 写写 控控 制制 电电 路路列列 地地 址址 译译 码码 器器读选择线读选择线写选择
45、线写选择线D单元单元电路电路行行地地址址译译码码器器00113131131A4A3A2A1A0刷新放大器刷新放大器写写数数据据线线读读数数据据线线0D111110100014.2 三管动态三管动态 RAM 芯片芯片 (Intel 1103) 写写读读 写写 控控 制制 电电 路路A9A8A7A6A5读读 写写 控控 制制 电电 路路列列 地地 址址 译译 码码 器器读选择线读选择线写选择线写选择线D单元单元电路电路行行地地址址译译码码器器00113131131A4A3A2A1A0刷新放大器刷新放大器写写数数据据线线读读数数据据线线0D111110100014.2 三管动态三管动态 RAM 芯片
46、芯片 (Intel 1103) 写写读读 写写 控控 制制 电电 路路A9A8A7A6A5读读 写写 控控 制制 电电 路路列列 地地 址址 译译 码码 器器读选择线读选择线写选择线写选择线D单元单元电路电路行行地地址址译译码码器器00113131131A4A3A2A1A0刷新放大器刷新放大器写写数数据据线线读读数数据据线线0D111110100014.2 三管动态三管动态 RAM 芯片芯片 (Intel 1103) 写写读读 写写 控控 制制 电电 路路 单管动态单管动态 RAM 4116 (16K 1 1位位) 外特性外特性4.2时序与控制时序与控制 行时钟行时钟列时钟列时钟写时钟写时钟
47、WERASCAS缓缓存存器器行行地地址址缓缓存存器器列列地地址址 A6A0存储单元阵列存储单元阵列基准单元基准单元行行译译码码列译码器列译码器再生放大器再生放大器列译码器列译码器读读出出放放大大基准单元基准单元存储单元阵列存储单元阵列行行译译码码 I/O缓存器缓存器数据输出数据输出驱动驱动数据输入数据输入寄存器寄存器 DINDOUTDINDOUTA6A0读出放大器读出放大器读出放大器读出放大器读出放大器读出放大器06364127128 根行线根行线CS01271128列列选选择择读读/写线写线数据输入数据输入I/O缓冲缓冲输出驱动输出驱动DOUTDINCS 4116 (16K 1位位) 芯片芯
48、片 读读 原理原理读出放大器读出放大器读出放大器读出放大器读出放大器读出放大器4.2630 0 0I/O缓冲缓冲输出驱输出驱动动OUTD读出放大器读出放大器读出放大器读出放大器读出放大器读出放大器06364127128 根行线根行线CS01271128列列选选择择读读/写线写线数据输入数据输入I/O缓冲缓冲输出驱动输出驱动DOUTDINCS 4116 (16K 1位位) 芯片芯片 写写 原理原理数据输入数据输入I/O缓冲缓冲I/O缓冲缓冲DIN读出放大器读出放大器读出放大器读出放大器4.2630 (3) 动态动态 RAM 时序时序 行、列地址分开传送行、列地址分开传送写时序写时序行地址行地址
49、RAS 有效有效写允许写允许 WE 有效有效(高高)数据数据 DOUT OUT 有有效效数据数据 DIN IN 有效有效读时序读时序4.2行地址行地址 RAS 有效有效写允许写允许 WE 有效有效(低低)列地址列地址 CAS 有效有效列地址列地址 CAS 有效有效 (4) 动态动态 RAM 刷新刷新 刷新与行地址有关刷新与行地址有关 集中刷新集中刷新 （存取周期为存取周期为0.5s）“死时间率死时间率” 为为 32/4000 100% = 0.8%“死区死区” 为为 0.5 s 32 = 16 s周期序号周期序号地址序号地址序号tc0123967 396801tctctctc3999V W01
50、31读读/写或维持写或维持刷新刷新读读/写或维持写或维持3968个周期个周期 （1984）32个周期个周期 （ 16）刷新时间间隔刷新时间间隔 （2ms）刷新序号刷新序号sstcXtcY 4.2以以 32 32 矩阵为例矩阵为例t tC C = = t tM M + + t tR R读写读写 刷新刷新无无 “死区死区” 分散刷新分散刷新（存取周期为存取周期为1s）(存取周期为存取周期为 0.5 s + 0.5 s)W/RREF0W/RtRtMtCREF126REF127REFW/RW/RW/RW/R刷新间隔刷新间隔 128 个读写周期个读写周期4.2以以 128 128 矩阵为例矩阵为例 分散
51、刷新与集中刷新相结合分散刷新与集中刷新相结合对于对于 128 128 的存储芯片的存储芯片（存取周期为存取周期为 0.5s）将刷新安排在指令译码阶段，不会出现将刷新安排在指令译码阶段，不会出现 “死区死区”“死区死区” 为为 0.5 s若每隔若每隔 15.6 s 刷新一行刷新一行而且每行每隔而且每行每隔 2 ms 刷新一次刷新一次若每隔若每隔 2 ms 集中刷新一次集中刷新一次“死区死区” 为为 64 s4.2 3. 动态动态 RAM 和静态和静态 RAM 的比较的比较DRAMSRAM存储原理存储原理集成度集成度芯片引脚芯片引脚功耗功耗价格价格速度速度刷新刷新电容电容触发器触发器高高低低少少多
52、多小小大大低低高高慢慢快快有有无无主存主存缓存缓存4.2CDRAM存储器lCDRAM带高速缓冲存储器（带高速缓冲存储器（cache）的动态存储器，它是）的动态存储器，它是在通常的在通常的DRAM芯片内又集成了一个小容量的芯片内又集成了一个小容量的SRAM，从，从而使而使DRAM芯片的性能得到显著改进。如图所示出芯片的性能得到显著改进。如图所示出1M4位位CDRAM芯片的结构框图，其中芯片的结构框图，其中SRAM为为5124位。位。 四、只读存储器（四、只读存储器（ROM） 1. 掩膜掩膜 ROM ( MROM ) 行列选择线交叉处有行列选择线交叉处有 MOS 管为管为“1”行列选择线交叉处无行
53、列选择线交叉处无 MOS 管为管为“0” 四、只读存储器（四、只读存储器（ROM） 2. PROM (一次性编程一次性编程) VCC行线行线列列线线熔丝熔丝熔丝断熔丝断为为 “0”为为 “1”熔丝未断熔丝未断4.2 3. EPROM (多次性编程多次性编程 ) (1) N型沟道浮动栅型沟道浮动栅 MOS 电路电路G 栅极栅极S 源源D 漏漏紫外线全部擦洗紫外线全部擦洗D 端加正电压端加正电压形成浮动栅形成浮动栅S 与与 D 不导通为不导通为 “0”D 端不加正电压端不加正电压不形成浮动栅不形成浮动栅S 与与 D 导通为导通为 “1”SGDN+N+P基片基片GDS浮动栅浮动栅SiO2+ + +
54、+ +_ _ _ 4.2控制逻辑控制逻辑Y 译码译码X 译译码码数据缓冲区数据缓冲区Y 控制控制128 128存储矩阵存储矩阵PD/ProgrCSA10A7A6A0.DO0DO7112A7A1A0VSSDO2DO0DO127162413VCCA8A9VPPCSA10PD/ProgrDO3DO7(2) 2716 EPROM 的逻辑图和引脚的逻辑图和引脚4.2PD/ProgrPD/Progr功率下降功率下降 / 编程输入端编程输入端 读出时读出时 为为 低电平低电平 4. EEPROM (多次性编程多次性编程 ) 电可擦写电可擦写局部擦写局部擦写全部擦写全部擦写5. Flash Memory (快
55、擦型存储器快擦型存储器) 比比 E2PROM快快4.2EPROM价格便宜价格便宜 集成度高集成度高EEPROM电可擦洗重写电可擦洗重写具备具备 RAM 功能功能FLASH存储器也翻译成闪速存储器，它是高密度非失易失性的读/写存储器。高密度意味着它具有巨大比特数目的存储容量。非易失性意味着存放的数据在没有电源的情况下可以长期保存。总之，它既有RAM的优点，又有ROM的优点，称得上是存储技术划时代的进展。 5. Flash Memory (快擦型存储器快擦型存储器) lFLASH存储元在存储元在EPROM存储元基础存储元基础上发展起来的，由此上发展起来的，由此可以看出创新与继承可以看出创新与继承的
56、关系。的关系。l如右图所示为闪速存如右图所示为闪速存储器中的存储元，由储器中的存储元，由单个单个MOS晶体管组晶体管组成，除漏极成，除漏极D和源极和源极S外，还有一个控制外，还有一个控制栅和浮空栅。栅和浮空栅。5. Flash Memory (快擦型存储器快擦型存储器) l“0”状态：当控制栅加上状态：当控制栅加上足够的正电压时，浮空栅将足够的正电压时，浮空栅将储存许多电子带负电，这意储存许多电子带负电，这意味着浮空栅上有很多负电荷，味着浮空栅上有很多负电荷，这种情况我们定义存储元处这种情况我们定义存储元处于于0状态。状态。l“1”状态：如果控制栅不状态：如果控制栅不加正电压，浮空栅则只有少加
57、正电压，浮空栅则只有少许电子或不带电荷，这种情许电子或不带电荷，这种情况我们定义为存储元处于况我们定义为存储元处于1状态。状态。l浮空栅上的电荷量决定了读浮空栅上的电荷量决定了读取操作时，加在栅极上的控取操作时，加在栅极上的控制电压能否开启制电压能否开启MOS管，管，并产生从漏极并产生从漏极D到源极到源极S的的电流。电流。 l编程操作：实际上是写操作。所有存储元的原始状态均编程操作：实际上是写操作。所有存储元的原始状态均处处“1”状态，这是因为擦除操作时控制栅不加正电压。状态，这是因为擦除操作时控制栅不加正电压。编程操作的目的是为存储元的浮空栅补充电子，从而使编程操作的目的是为存储元的浮空栅补
58、充电子，从而使存储元改写成存储元改写成“0”状态。如果某存储元仍保持状态。如果某存储元仍保持“1”状状态，则控制栅就不加正电压。态，则控制栅就不加正电压。l如图如图(a)表示编程操作时存储元写表示编程操作时存储元写0、写、写1的情况。实际上的情况。实际上编程时只写编程时只写0，不写，不写1，因为存储元擦除后原始状态全为，因为存储元擦除后原始状态全为1。要写。要写0，就是要在控制栅，就是要在控制栅C上加正电压。一旦存储元上加正电压。一旦存储元被编程，存储的数据可保持被编程，存储的数据可保持100年之久而无需外电源。年之久而无需外电源。 l读取操作：控制栅加上正电压。浮空栅上的负电荷量读取操作：控
59、制栅加上正电压。浮空栅上的负电荷量将决定是否可以开启将决定是否可以开启MOS晶体管。如果存储元原存晶体管。如果存储元原存1，可认为浮空栅不带负电，控制栅上的正电压足以开，可认为浮空栅不带负电，控制栅上的正电压足以开启晶体管。如果存储元原存启晶体管。如果存储元原存0，可认为浮空栅带负电，可认为浮空栅带负电，控制栅上的正电压不足以克服浮动栅上的负电量，晶控制栅上的正电压不足以克服浮动栅上的负电量，晶体管不能开启导通。体管不能开启导通。l当当MOS晶体管开启导通时，电源晶体管开启导通时，电源VD提供从漏极提供从漏极D到源到源极极S的电流。读出电路检测到有电流，表示存储元中存的电流。读出电路检测到有电
60、流，表示存储元中存1，若读出电路检测到无电流，表示存储元中存，若读出电路检测到无电流，表示存储元中存0，如，如图图(b)所示。所示。l擦除操作：所有的存储元中浮空栅上的负擦除操作：所有的存储元中浮空栅上的负电荷要全部洩放出去。为此晶体管源极电荷要全部洩放出去。为此晶体管源极S加加上正电压，这与编程操作正好相反，见图上正电压，这与编程操作正好相反，见图(c)所示。源极所示。源极S上的正电压吸收浮空栅中的上的正电压吸收浮空栅中的电子，从而使全部存储元变成电子，从而使全部存储元变成1状态。状态。4.3 并行存储器由于由于CPU和主存储器之间在速度上是不匹配的，和主存储器之间在速度上是不匹配的，这种情
61、况便成为限制高速计算机设计的主要问题。为这种情况便成为限制高速计算机设计的主要问题。为了提高了提高CPU和主存之间的数据传输率，除了主存采用和主存之间的数据传输率，除了主存采用更高速的技术来缩短读出时间外，还可以采用并行技更高速的技术来缩短读出时间外，还可以采用并行技术的存储器。术的存储器。l解决途径解决途径多个存储器并行工作多个存储器并行工作l并行访问和交叉访问并行访问和交叉访问设置各种缓冲器设置各种缓冲器l通用寄存器通用寄存器采用分层的存储系统采用分层的存储系统lCachel虚拟存储系统虚拟存储系统并行存储器一、双端口存储器 1、双端口存储器的逻辑结构 双端口存储器由于同一个存储器具有两组
62、相互独立的读写控制电路而得名。由于进行并行的独立操作，因而是一种高速工作的存储器，在科研和工程中非常有用。并行存储器并行存储器2、无冲突读写控制 当两个端口的地址不相同时，在两个端口上进行读写操作，一定不会发生冲突。当任一端口被选中驱动时，就可对整个存储器进行存取，每一个端口都有自己的片选控制(CE)和输出驱动控制(OE)。读操作时，端口的OE(低电平有效)打开输出驱动器，由存储矩阵读出的数据就出现在I/O线上。3、有冲突读写控制 当两个端口同时存取存储器同一存储单元时，便发生读写冲突。为解决此问题，特设置了BUSY标志。在这种情况下，片上的判断逻辑可以决定对哪个端口优先进行读写操作，而对另一
63、个被延迟的端口置BUSY标志(BUSY变为低电平)，即暂时关闭此端口。 并行存储器4、有冲突读写控制判断方法(1)如果地址匹配且在CE之前有效，片上的控制逻辑在CEL和CER之间进行判断来选择端口(CE判断)。(2)如果CE在地址匹配之前变低，片上的控制逻辑在左、右地址间进行判断来选择端口(地址有效判断)。 无论采用哪种判断方式，延迟端口的BUSY标志都将置位而关闭此端口，而当允许存取的端口完成操作时，延迟端口BUSY标志才进行复位而打开此端口。双端口存储器并行存储器二、多模块交叉存储器：一个由若干个模块组成的主存储器是线性编址的。这些地址在各模块中如何安排，有两种方式：一种是顺序方式，一种是
64、交叉方式 并行存储器1、顺序方式例M0M3共四个模块，则每个模块8个字顺序方式： M0：07 M1：815 M2：1623 M3：2431l5位地址组织如下： X X X X Xl高位选模块，低位选块内地址l特点：某个模块进行存取时，其他模块不工作，优点是某一模块出现故障时，其他模块可以照常工作，通过增添模块来扩充存储器容量比较方便。缺点是各模块串行工作，存储器的带宽受到了限制。并行存储器2、交叉方式：例M0M3共四个模块，则每个模块8个字l M0：0，4,.除以4余数为0l M1：1，5,.除以4余数为1l M2：2，6,.除以4余数为2l M3：3，7,.除以4余数为3l5位地址组织如下：
65、 X X X X Xl高位选块内地址，低位选模块l特点：连续地址分布在相邻的不同模块内，同一个模块内的地址都是不连续的。优点是对连续字的成块传送可实现多模块流水式并行存取，大大提高存储器的带宽。使用场合为成批数据读取。并行存储器3、多模块交叉存储器的基本结构 右图为四模块交叉存储器结构框图。主存被分成4个相互独立、容量相同的模块M0，M1，M2，M3，每个模块都有自己的读写控制电路、地址寄存器和数据寄存器，各自以等同的方式与CPU传送信息。在理想情况下，如果程序段或数据块都是连续地在主存中存取，那么将大大提高主存的访问速度。 并行存储器l通常在一个存储器周期内，通常在一个存储器周期内，n个存储
66、体必须分个存储体必须分时启动，则各个存储体的启动间隔为时启动，则各个存储体的启动间隔为 （n为交叉存取度）为交叉存取度）l整个存储器的存取速度有望提高整个存储器的存取速度有望提高n倍倍设存储器容量为设存储器容量为设存储器容量为设存储器容量为3232字，字长字，字长字，字长字，字长6464位，模块数位，模块数位，模块数位，模块数m=4m=4，分别用顺序方式和交叉方式进行组织。存储周期分别用顺序方式和交叉方式进行组织。存储周期分别用顺序方式和交叉方式进行组织。存储周期分别用顺序方式和交叉方式进行组织。存储周期T=200nsT=200ns，数据总线宽度为，数据总线宽度为，数据总线宽度为，数据总线宽度
67、为6464位，总线传送周期位，总线传送周期位，总线传送周期位，总线传送周期=50ns=50ns。若连续读出。若连续读出。若连续读出。若连续读出4 4个字，问顺序存储器和交叉个字，问顺序存储器和交叉个字，问顺序存储器和交叉个字，问顺序存储器和交叉存储器的带宽各是多少存储器的带宽各是多少存储器的带宽各是多少存储器的带宽各是多少? ?解：顺序存储器和交叉存储器连续读出m=4个字的信息总量都是：q=64b4=256b顺序存储器和交叉存储器连续读出4个字所需的时间分别是：t2=mT=4200ns=800ns=810-7st1=T+(m-1)t=200ns+3x50ns=350ns=3.510-7s顺序存
68、储器和交叉存储器的带宽分别是：W2=q/t2=256b(810-7)s=320Mb/sW1=q/t1=256b(3.510-7)s=730Mb/s二模块交叉存储器举例并行存储器l相联存储器相联存储器原理：按内容存取的存储器，可以选择记录原理：按内容存取的存储器，可以选择记录（关键字）的一个字段作为地址（关键字）的一个字段作为地址组成：见下一页图组成：见下一页图主要用途：在虚拟存储器中存放段表、页表主要用途：在虚拟存储器中存放段表、页表和快表，也可以作和快表，也可以作Cache的行地址的行地址并行存储器4.4 高速缓冲存储器高速缓冲存储器(cache)一、概述一、概述1. 问题的提出问题的提出避
69、免避免 CPU “空等空等” 现象现象CPU 和主存（和主存（DRAM）的速度差异的速度差异缓存缓存CPU主存主存容量小容量小速度高速度高容量大容量大速度低速度低程序访问的局部性原理程序访问的局部性原理早期的一级早期的一级Cache在在CPU内，二级在主板上内，二级在主板上现在的现在的CPU内带内带L1 Cahe和和L2 Cahe全由硬件调度，对用户透明全由硬件调度，对用户透明Cache存储器cache基本原理基本原理小结：小结：cache是介于是介于CPU和主存和主存M2之间的小容量存储器，但存之间的小容量存储器，但存取速度比主存快。主存容量配置几百取速度比主存快。主存容量配置几百MB的情况
70、下，的情况下，cache的典型值是几百的典型值是几百KB。cache能高速地向能高速地向CPU提供提供指令和数据，从而加快了程序的执行速度。从功能上指令和数据，从而加快了程序的执行速度。从功能上看，它是主存的缓冲存储器，由高速的看，它是主存的缓冲存储器，由高速的SRAM组成。组成。为追求高速，包括管理在内的全部功能由硬件实现，为追求高速，包括管理在内的全部功能由硬件实现，因而对程序员是透明的。因而对程序员是透明的。Cache的设计依据的设计依据:CPU这次访问过的数据，下次有很这次访问过的数据，下次有很大的可能也是访问附近的数据。大的可能也是访问附近的数据。CPU与与Cache之间的数据传送是
71、以字为单位之间的数据传送是以字为单位主存与主存与Cache之间的数据传送是以块为单位之间的数据传送是以块为单位CPU读主存时，便把地址同时送给读主存时，便把地址同时送给Cache和主存，和主存，Cache控制逻辑依据地址判断此字是否在控制逻辑依据地址判断此字是否在Cache中，若中，若在此字立即传送给在此字立即传送给CPU ，否则，则用主存读周期把此，否则，则用主存读周期把此字从主存读出送到字从主存读出送到CPU，与此同时，把含有这个字的，与此同时，把含有这个字的整个数据块从主存读出送到整个数据块从主存读出送到cache中。中。2. Cache 的工作原理的工作原理(1) 主存和缓存的编址主存
72、和缓存的编址主存和缓存按块存储主存和缓存按块存储 块的大小相同块的大小相同B 为块长为块长 主存块号主存块号主存储器主存储器012m1字块字块 0字块字块 1字块字块 M1主存块号主存块号块内地址块内地址m位位b位位n位位M块块B个字个字缓存块号缓存块号块内地址块内地址c位位b位位C块块B个字个字 字块字块 0字块字块 1字块字块 C1012c1标记标记Cache缓存块缓存块号号(2) 命中与未命中命中与未命中缓存共有缓存共有 C 块块主存共有主存共有 M 块块M C主存块主存块 调入调入 缓存缓存主存块与缓存块主存块与缓存块 建立建立 了对应关系了对应关系用用 标记记录标记记录 与某缓存块建
73、立了对应关系的与某缓存块建立了对应关系的 主存块块号主存块块号命中命中未命中未命中主存块与缓存块主存块与缓存块 未建立未建立 对应关系对应关系主存块主存块 未调入未调入 缓存缓存4.3(3) Cache 的命中率的命中率CPU 欲访问的信息在欲访问的信息在 Cache 中的中的 比率比率命中率命中率 与与 Cache 的的 容量容量 与与 块长块长 有关有关 一般每块可取一般每块可取 4 至至 8 个字个字块长取一个存取周期内从主存调出的信息长度块长取一个存取周期内从主存调出的信息长度 CRAY_1 16体交叉体交叉 块长取块长取 16 个存储字个存储字 IBM 370/168 4体交叉体交叉
74、 块长取块长取 4 个存储字个存储字（64位位4 = 256位）位）4.3数据总线数据总线Cache替换机构替换机构可装进？可装进？ 命中？命中？主存主存Cache 地址映象地址映象 变换机构变换机构 主主 存存访问主访问主存替换存替换Cache Cache 存储体存储体块号块号块内地址块内地址直接通路直接通路访问主存装入访问主存装入CacheNNYY块号块号块内地址块内地址CPU主存地址主存地址地址总线地址总线Cache地址地址3. Cache 的基本结构的基本结构Cache替换机构替换机构由由 CPU 完成完成4.3 Cache 存储体存储体主存主存Cache 地址映象地址映象 变换机构变
75、换机构 4. Cache 的的 读写读写 操作操作 访问访问Cache取出信息送取出信息送CPU 访问主存访问主存取出信息送取出信息送CPU将新的主存块将新的主存块调入调入Cache中中执行替换算法执行替换算法 腾出空位腾出空位 结束结束命中？命中？Cache满？满？CPU发出访问地址发出访问地址 开始开始YNYN写写Cache 和主存的一致性和主存的一致性 读读4.3例 CPU执行一段程序时，cache完成存取的次数为1900次，主存完成存取的次数为100次，已知cache存取周期为50ns，主存存取周期为250ns，求cache/主存系统的效率和平均访问时间。 l公式命中率命中率 Cach
76、e/主存系统的主存系统的平均访问时间平均访问时间访问效率访问效率Cache与内存的速与内存的速度比度比 字块字块2m1 字块字块2c+1 字块字块2c+11 字块字块2c +1 字块字块2c 字块字块2c1 字块字块1 字块字块0主存储体主存储体 字块字块 1 标记标记 字块字块 0 标记标记字块字块 2c1标记标记Cache存储体存储体t位位01C1 字块字块字块地址字块地址 主存字主存字 块标记块标记t 位位c 位位b 位位主存地址主存地址 比较器（比较器（t位）位）= 不命中不命中有效位有效位=1？*m位位 Cache内地址内地址否否是是命中命中二、二、Cache 主存的地址映象主存的地
77、址映象1. 直接映象直接映象每个缓存块每个缓存块 i 可以和可以和 若干若干 个个 主存块主存块 对应对应每个主存块每个主存块 j 只能和只能和 一一 个个 缓存块缓存块 对应对应i = j mod C4.3 字块字块2c+1 字块字块2c 字块字块0 字块字块 02. 全相联映象全相联映象主存主存 中的中的 任一块任一块 可以映象到可以映象到 缓存缓存 中的中的 任一块任一块字块字块2m1字块字块2c1字块字块1 字块字块0字块字块2c1字块字块1字块字块0标记标记标记标记标记标记主存字块标记主存字块标记 字块内地址字块内地址主存地址主存地址m = t + c 位位b位位m = t+cCac
78、he 存储器存储器主存储器主存储器 字块字块04.3字块字块2m1字块字块2c-r+1 字块字块2c-r + 1 字块字块2c-r字块字块2c-r 字块字块1 字块字块0 字块字块 3标记标记 字块字块 1标记标记字块字块 2c1标记标记 字块字块 2标记标记 字块字块 0标记标记字块字块 2c2标记标记 字块内地址字块内地址组地址组地址主存字块标记主存字块标记s = t + r 位位q = cr 位位b 位位组组012c-r1主存地址主存地址Cache主存储器主存储器m 位位共共 Q 组组，每组内两块（，每组内两块（r = 1)1某一主存块某一主存块 j 按模按模 Q 映射到映射到 缓存缓存
79、 的第的第 i 组组中的中的 任一块任一块i = j mod Q直接映象直接映象全相联映象全相联映象3. 组相联映象组相联映象4.3 字块字块0 字块字块 1 字块字块 0 字块字块2c-r 字块字块2c-r+1替换策略替换策略lLFU（最不经常使用最不经常使用 ）：被访问的行计数器增加）：被访问的行计数器增加1，换值小的行，不能反映近期，换值小的行，不能反映近期cache的访问情况，的访问情况，lLRU（近期最少使用）近期最少使用） ：被访问的行计数器置：被访问的行计数器置0，其他的计数器增加其他的计数器增加1，换值大的行，符合，换值大的行，符合cache的的工作原理工作原理l随机替换：随机
80、替换：随机替换策略实际上是不要什么算法，随机替换策略实际上是不要什么算法，从特定的行位置中随机地选取一行换出即可。这种从特定的行位置中随机地选取一行换出即可。这种策略在硬件上容易实现，且速度也比前两种策略快。策略在硬件上容易实现，且速度也比前两种策略快。缺点是随意换出的数据很可能马上又要使用，从而缺点是随意换出的数据很可能马上又要使用，从而降低命中率和降低命中率和cache工作效率。但这个不足随着工作效率。但这个不足随着cache容量增大而减小。随机替换策略的功效只是容量增大而减小。随机替换策略的功效只是稍逊于前两种策略。稍逊于前两种策略。替换策略l例子：设例子：设cachecache有有1
81、1、2 2、3 3、4 4共共4 4个块，个块，a a、b b、c c、d d等为主存中的块等为主存中的块, ,访问顺访问顺序依次如下：序依次如下：a a、b b、c c、d d、b b、b b、c c、c c、d d、d d、a ,a ,下次若要再访问下次若要再访问e e块。块。问，采用问，采用LFULFU和和LRULRU算法替换结果是不算法替换结果是不是相同？是相同？ LFULFU（最不最不经经常使用）常使用）LRULRU（近期最少使用）近期最少使用）说明说明1 1块块2 2块块3 3块块4 4块块说明说明1 1块块2 2块块3 3块块4 4块块a aa a进入进入1 10 00 00 0
82、a a进进入入0 01 11 11 1b bb b进进入入1 11 10 00 0b b进进入入1 10 02 22 2c cc c进进入入1 11 11 10 0c c进进入入2 21 10 03 3d dd d进进入入1 11 11 11 1d d进进入入3 32 21 10 0b b命中命中1 12 21 11 1命中命中4 40 02 21 1b b命中命中1 13 31 11 1命中命中5 50 03 32 2c c命中命中1 13 32 21 1命中命中6 61 10 03 3c c命中命中1 13 33 31 1命中命中7 72 20 04 4d d命中命中1 13 33 32
83、2命中命中8 83 31 10 0d d命中命中1 13 33 33 3命中命中9 94 42 20 0a a命中命中2 23 33 33 3命中命中0 05 53 31 1e e替换替换a a1 10 00 00 0替换替换b b1 10 04 42 2写操作策略写操作策略l由于由于cache的内容只是主存部分内容的拷贝，的内容只是主存部分内容的拷贝，它应当与主存内容保持一致。而它应当与主存内容保持一致。而CPU对对cache的写入更改了的写入更改了cache的内容。如何与主的内容。如何与主存内容保持一致，可选用如下三种写操作策存内容保持一致，可选用如下三种写操作策略。略。写回法：换出时，对
84、行的修改位进行判断，决写回法：换出时，对行的修改位进行判断，决定是写回还是舍掉。定是写回还是舍掉。全写法：写命中时，全写法：写命中时，Cache与内存一起写与内存一起写写一次法：与写回法一致，但是第一次写一次法：与写回法一致，但是第一次Cache命中时采用全写法。命中时采用全写法。Pentium PC的的Cache2级级cache结构结构lL2内容是主存的子集内容是主存的子集lL1内容内容是是L2的子集的子集L1分成分成8K的指令的指令cache和和8K的的数据数据cachel指令指令cache是单端口是单端口256位，只读位，只读l数据数据cache是双端口（每个是双端口（每个32位），读写
85、，采用位），读写，采用2路组相联结构路组相联结构128组组*2行行/组组*32字节字节/行行=8KB字节字节Pentium PC的的Cache存储器读写总线周期存储器读写总线周期l256为淬发式传送为淬发式传送l64位传送位传送数据一致性的保持数据一致性的保持lL1采用写一次法采用写一次法lL2采用写回法采用写回法返回虚拟存储器虚拟存储器l虚拟存储器虚拟存储器(Virtual Memory)：有层次结构存储器的计算：有层次结构存储器的计算机系统中，自动实现部分装入和部分替换功能，能从逻辑机系统中，自动实现部分装入和部分替换功能，能从逻辑上为用户提供一个比物理贮存容量大得多，可寻址的上为用户提供
86、一个比物理贮存容量大得多，可寻址的“主主存储器存储器”。虚拟存储区的容量与物理主存大小无关，而受。虚拟存储区的容量与物理主存大小无关，而受限于计算机的地址结构和可用磁盘容量。限于计算机的地址结构和可用磁盘容量。 虚拟存储器虚拟存储器l虚拟存储器是由硬件和操作系统自动实现存储信息调度和虚拟存储器是由硬件和操作系统自动实现存储信息调度和管理的。它的工作过程包括管理的。它的工作过程包括6个步骤：个步骤：中央处理器访问中央处理器访问主存的逻辑地址分解成组号主存的逻辑地址分解成组号a和组内地址和组内地址b，并对组号，并对组号a进进行地址变换，即将逻辑组号行地址变换，即将逻辑组号a作为索引，查地址变换表，
87、作为索引，查地址变换表，以确定该组信息是否存放在主存内。以确定该组信息是否存放在主存内。如该组号已在主存如该组号已在主存内，则转而执行内，则转而执行；如果该组号不在主存内，则检查主存；如果该组号不在主存内，则检查主存中是否有空闲区，如果没有，便将某个暂时不用的组调出中是否有空闲区，如果没有，便将某个暂时不用的组调出送往辅存，以便将这组信息调入主存。送往辅存，以便将这组信息调入主存。从辅存读出所要从辅存读出所要的组，并送到主存空闲区，然后将那个空闲的物理组号的组，并送到主存空闲区，然后将那个空闲的物理组号a和逻辑组号和逻辑组号a登录在地址变换表中。登录在地址变换表中。从地址变换表读出从地址变换表
88、读出与逻辑组号与逻辑组号a对应的物理组号对应的物理组号a。从物理组号从物理组号a和组内字和组内字节地址节地址b得到物理地址。得到物理地址。根据物理地址从主存中存取必根据物理地址从主存中存取必要的信息要的信息 虚拟存储器虚拟存储器l虚拟存储器与虚拟存储器与Cache比较：比较：不同点：主存不同点：主存/Cache的访问的访问“时间比时间比”较小，典型的为较小，典型的为10:1，每次传送的页较小；，每次传送的页较小； 辅存辅存/主存的访问主存的访问“时间比时间比”较大，典型的为较大，典型的为100:11000:1，每次传送的页较大；，每次传送的页较大；相同点：把程序中常用的部分驻留在高速的存储器中
89、相同点：把程序中常用的部分驻留在高速的存储器中 不用的部分放在低速的存储器中不用的部分放在低速的存储器中 换入换出由硬件或操作系统完成，对用户透明换入换出由硬件或操作系统完成，对用户透明 降低价格、增大性价比。降低价格、增大性价比。虚拟存储器 l虚似存储器的功能与特点虚似存储器的功能与特点 虚拟存储器是虚拟存储器是“主存外存主存外存”层次；层次； 使计算机的存取容量达到辅存的容量；使计算机的存取容量达到辅存的容量； 使计算机存储速度接近主存的速度；使计算机存储速度接近主存的速度； 使计算机整个存储系统的成本接近辅存的成本。使计算机整个存储系统的成本接近辅存的成本。l主存外存层次的基本信息传送单
90、位可采用三种不同的主存外存层次的基本信息传送单位可采用三种不同的方案：段、页或段页，这就形成了方案：段、页或段页，这就形成了页式虚拟存储器页式虚拟存储器段式虚拟存储器段式虚拟存储器段页式虚拟存储器。段页式虚拟存储器。虚拟存储器虚拟存储器1、页式虚拟存储器页式虚拟存储器l概念概念以页为信息传送单位的虚拟存储器，即在这种虚以页为信息传送单位的虚拟存储器，即在这种虚拟存储器中，不论是虚拟空间，还是主存空间都被分拟存储器中，不论是虚拟空间，还是主存空间都被分成大小相等的页，称为页面。成大小相等的页，称为页面。 （A）逻辑页：虚存空间，虚拟地址分为两个字段：高逻辑页：虚存空间，虚拟地址分为两个字段：高位
91、字段为逻辑页号，低位字段为页内行地址；位字段为逻辑页号，低位字段为页内行地址； （B）物理页：主存空间，实存地址也分为两个字段：物理页：主存空间，实存地址也分为两个字段：高位字段为物理页号，低位字段为页内行地址高位字段为物理页号，低位字段为页内行地址页面大小都是相等的，所以页内行地址页面大小都是相等的，所以页内行地址(位数位数)是相等的。是相等的。虚拟存储器虚拟存储器1、页式虚拟存储器、页式虚拟存储器l工作原理工作原理 一般方法一般方法 （A）CPU提供虚地址：逻辑地址提供虚地址：逻辑地址+页内地址页内地址 （B）访问页表：页表基址寄存器访问页表：页表基址寄存器+逻辑页号逻辑页号 （C）查表。
92、若页面命中：主存地址：物理页号查表。若页面命中：主存地址：物理页号+页内地址页内地址 若未命中：启动若未命中：启动I/O系统，从外存调入主存。系统，从外存调入主存。改进改进 快表快表+慢表方法：快表由硬件组成，只是慢表的小副本。查表时，由逻慢表方法：快表由硬件组成，只是慢表的小副本。查表时，由逻辑页号同时去查快表和慢表，当在快表中有此逻辑页号时，就能很快地把辑页号同时去查快表和慢表，当在快表中有此逻辑页号时，就能很快地把找到的对应的物理页号送入主存地址寄存器，并使慢表的查找作废。如果找到的对应的物理页号送入主存地址寄存器，并使慢表的查找作废。如果在快表中查不到，那就要多一个访问主存的时间查慢表
93、，从中查到物理页在快表中查不到，那就要多一个访问主存的时间查慢表，从中查到物理页号送入实存地址寄存器，同时，将此逻辑页号和对应的物理页号送入快表，号送入实存地址寄存器，同时，将此逻辑页号和对应的物理页号送入快表，替换快表中应该移掉的内容。替换快表中应该移掉的内容。优点：管理方便，空间利用率高优点：管理方便，空间利用率高缺点：页的处理，缺点：页的处理，保护保护，共享等不方便。，共享等不方便。虚拟存储器虚拟存储器页表基地址页表基地址页表基址寄存器页表基址寄存器逻辑页号（虚页号）逻辑页号（虚页号） 页内行地址页内行地址CPU提供的虚存地址提供的虚存地址控制位控制位 实页号实页号 物理页号物理页号 页
94、内行地址页内行地址页式虚拟存贮器的虚实地址变换页式虚拟存贮器的虚实地址变换页表（在主存中）页表（在主存中） 实存地址实存地址虚拟存储器虚拟存储器2、段式虚拟存储器、段式虚拟存储器l段式虚拟存储器是以程序的逻辑结构所形成的段段式虚拟存储器是以程序的逻辑结构所形成的段(如过如过程，子程度等程，子程度等)作为主存空间分配单位的虚拟存储管理作为主存空间分配单位的虚拟存储管理方式方式，由于各段的长度因程序而异，虚拟地址由段号，由于各段的长度因程序而异，虚拟地址由段号和段内地址组成。和段内地址组成。l为了把虚拟地址变换成实存地址，需要一个段表，段为了把虚拟地址变换成实存地址，需要一个段表，段表是表示虚段表
95、是表示虚段(程序的逻辑结构程序的逻辑结构)与实段与实段(主存中所存放主存中所存放的位置的位置)之间关系的对照表，段表也是一个段，每一段之间关系的对照表，段表也是一个段，每一段驻留在主存中，也可存放在外存中，需要时再调入主驻留在主存中，也可存放在外存中，需要时再调入主存。存。 虚存地址：段号虚存地址：段号+段内地址段内地址l地址变换地址变换虚拟存储器虚拟存储器2、段式虚拟存储器、段式虚拟存储器l段式虚拟存储器的优缺点：段式虚拟存储器的优缺点： （1）优点：）优点：段的界线分明，就是程序的自然分界。段的界线分明，就是程序的自然分界。段易于编译、管理、修改和段易于编译、管理、修改和保护保护。便于多道
96、程序共享。便于多道程序共享。某些类似的段某些类似的段(如堆栈，队例如堆栈，队例)具有可变长度，允许自由调度，具有可变长度，允许自由调度，以便有效利用主存空间。以便有效利用主存空间。 （2）缺点：由于段的长度各不相同，段的起点和终点）缺点：由于段的长度各不相同，段的起点和终点不定，给主存空间分配带来麻烦。容易在段间留下许不定，给主存空间分配带来麻烦。容易在段间留下许多空余的零碎主存空间，不好利用，造成浪费。多空余的零碎主存空间，不好利用，造成浪费。虚拟存储器虚拟存储器 虚存地址段 段内地址段表基地址段表基地址寄存器段起点 装入位 段长1320段号主存地址实地址图4-33 段式虚拟存贮器的地址变换
97、段表（在主存中）虚拟存储器虚拟存储器3、段页式虚拟存储器、段页式虚拟存储器l 段页式虚拟存储器是段式虚拟存储器和页式虚拟存储器的结合。在这段页式虚拟存储器是段式虚拟存储器和页式虚拟存储器的结合。在这种方式中，把程序按逻辑单位分段以后，再把段分成固定大小的页。种方式中，把程序按逻辑单位分段以后，再把段分成固定大小的页。程序在主存的调入调出操作是按页面为单位进行的，但又可以按段实程序在主存的调入调出操作是按页面为单位进行的，但又可以按段实现共享和现共享和保护保护。l可兼顾页式和段式的优点，其缺点是在地址变换过程中需要多次查表。可兼顾页式和段式的优点，其缺点是在地址变换过程中需要多次查表。l地址变换
98、地址变换在段页式虚拟存储器中，每道程序是通过一个段表和一组页表进在段页式虚拟存储器中，每道程序是通过一个段表和一组页表进行定位的。段表中的每一个表目对应一个段，每个表目有一个指向该行定位的。段表中的每一个表目对应一个段，每个表目有一个指向该段的页表起始地址段的页表起始地址(页号页号)及该段的控制保护信息。由页表指明该段各及该段的控制保护信息。由页表指明该段各页在主存中的位置以及是否已装入、已修改等状态信息。目前，大中页在主存中的位置以及是否已装入、已修改等状态信息。目前，大中型机一般都采用这种段页式存储管理型机一般都采用这种段页式存储管理方式方式。虚拟存储器虚拟存储器3、段页式虚拟存储器、段页
99、式虚拟存储器 l多道程序：指有多个用户在机器上运行的情况，以多道程序为例：其多道程序：指有多个用户在机器上运行的情况，以多道程序为例：其虚拟地址应包括基号虚拟地址应包括基号(用户标志号用户标志号)、段号、页号、页内地址，格式如、段号、页号、页内地址，格式如下：下： 每道程序由若干段组成，每段又由若干页组成。由基号指明该道程序每道程序由若干段组成，每段又由若干页组成。由基号指明该道程序的段表起始地址的段表起始地址(存放在基址寄存器中存放在基址寄存器中)；由段表指明该段页表的起始；由段表指明该段页表的起始地址；由页表指明该段各页在主存中的位置以及是否装入修改等控制地址；由页表指明该段各页在主存中的
100、位置以及是否装入修改等控制信息。信息。设有四道程序设有四道程序(用户标志号为用户标志号为A、B、C、D)，其基址寄存器内容其基址寄存器内容分别为分别为SA 、SB 、SC 、SD ，其逻辑地址到物理地址变换过程如图其逻辑地址到物理地址变换过程如图6.35所示，在主存中，每道程序有一个段表，所示，在主存中，每道程序有一个段表，A程序有程序有3段，段，D程序有程序有3段；每段有一张页表。段表的每行就表示相应页表的起始地址，而页段；每段有一张页表。段表的每行就表示相应页表的起始地址，而页表内的每行即为相应的物理页号。表内的每行即为相应的物理页号。段号基号页内地址页号虚拟存储器虚拟存储器图4.35 段
101、页式虚拟存贮器的地址变换基号（用户号） D 段号 1 页号 0 页内地址 d程序逻辑地址ABCD SA SB SC SDD程序2段页表D程序1段页表D程序0段页表D程序段表A程序段表基址寄存器c+0c+1c+2 7 8 9ab SD+0SD+1SD+2SA+0SA+1SA+2b+0b+1 4 5 1 2 a+0 a+1页号 页内地址实存地址4存储保护l由于多个用户对主存的共享，就有多个用户程序和系统软由于多个用户对主存的共享，就有多个用户程序和系统软件存于主存中。为使系统能正常工作，要防止由于一个用件存于主存中。为使系统能正常工作，要防止由于一个用户程序出错而破坏其他用户的程序和系统软件，还要
102、防止户程序出错而破坏其他用户的程序和系统软件，还要防止用户程序不合法地访问不是分配给它的主存区域。为此，用户程序不合法地访问不是分配给它的主存区域。为此，系统应提供存储系统应提供存储保护保护。l存储保护主要包括：存储保护主要包括：存储区域存储区域保护保护访问方式访问方式保护保护。存储区域保护存储区域保护存储区域保护：对于不是虚拟的存储器，有系统软存储区域保护：对于不是虚拟的存储器，有系统软件设置程序的上、下界件设置程序的上、下界对于虚拟的存储器：对于虚拟的存储器：（1）页表）页表保护保护（2）键）键方式方式（3）环保护）环保护方式方式访问方式保护访问方式保护l对主存信息的使用可以有三种对主存信
103、息的使用可以有三种方式方式：读（读（R）写（写（W）执行（执行（E）相应的访问方式保护就有相应的访问方式保护就有R、W、E三种以及由这三种方三种以及由这三种方式形成的逻辑组合。访问方式保护可以和上述区域保护式形成的逻辑组合。访问方式保护可以和上述区域保护结合起来使用。结合起来使用。 l为了有效地实现存储为了有效地实现存储保护保护，还应该对计算机中某，还应该对计算机中某些寄存器的设置进行限制。些寄存器的设置进行限制。 本章小结l存储器两大功能是存储（存储器两大功能是存储（Write）和取出（和取出（Read）。）。对存储器对存储器的三项基本要求是：大容量、高速度和低成本。的三项基本要求是：大容量
104、、高速度和低成本。l各类存储器具有不同的特点：半导体存储器速度快、成本较各类存储器具有不同的特点：半导体存储器速度快、成本较高；磁表面存储器容量大、成本低但速度慢，无法与高；磁表面存储器容量大、成本低但速度慢，无法与CPU高高速处理信息的能力匹配。在计算机系统中，通常采用多级存速处理信息的能力匹配。在计算机系统中，通常采用多级存储器体系结构，即高速缓冲存储器储器体系结构，即高速缓冲存储器Cache、主存储器和外存储主存储器和外存储器组成的结构。器组成的结构。l提高存储器速度可以采用许多措施：采用高速器件；采用高提高存储器速度可以采用许多措施：采用高速器件；采用高速缓冲存储器速缓冲存储器Cach
105、e；采用多体交叉存储器；采用相联存储器；采用多体交叉存储器；采用相联存储器；加长存储器字长等。加长存储器字长等。l为了扩大存储容量，可以采用虚拟存储器技术。虚拟存储器为了扩大存储容量，可以采用虚拟存储器技术。虚拟存储器是建立在主存和辅存物理结构基础之上，由附加硬件装置以是建立在主存和辅存物理结构基础之上，由附加硬件装置以及操作系统存储管理软件组成的一种存储体系。虚拟存储器及操作系统存储管理软件组成的一种存储体系。虚拟存储器有页式、段式、段页式三类。有页式、段式、段页式三类。本 章 小 结l对存储器的要求是容量大、速度快、成本低。为对存储器的要求是容量大、速度快、成本低。为了解决了这三方面的矛盾
106、，计算机采用多级存储了解决了这三方面的矛盾，计算机采用多级存储体系结构，即体系结构，即cache、主存和外存。、主存和外存。CPU能直接方能直接方问内存问内存(cache、主存），但不能直接访问外存。存、主存），但不能直接访问外存。存储器的技术指标有存储容量、存取时间、存储周储器的技术指标有存储容量、存取时间、存储周期、存储器带宽。期、存储器带宽。l广泛使用的广泛使用的SRAM和和DRAM都是半导体随机读写都是半导体随机读写存储器，前者速度比后者快，但集成度不如后者存储器，前者速度比后者快，但集成度不如后者高。二者的优点是体积小，可靠性高，价格低廉，高。二者的优点是体积小，可靠性高，价格低廉，
107、缺点是断电后不能保存信息。缺点是断电后不能保存信息。本 章 小 结l只读存储器和闪速存储器正好弥补了只读存储器和闪速存储器正好弥补了SRAM和和DRAM的缺点，即使断电也仍然保存原先写入的缺点，即使断电也仍然保存原先写入的数据。特别是闪速存储器能提供高性能、低的数据。特别是闪速存储器能提供高性能、低功耗、高可靠性以及移动性，是一种全新的存功耗、高可靠性以及移动性，是一种全新的存储器体系结构。储器体系结构。l双端口存储器和多模块交叉存储器属于并行存双端口存储器和多模块交叉存储器属于并行存储器结构。前者采用空间并行技术，后者采用储器结构。前者采用空间并行技术，后者采用时间并行技术。这两种类型的存储
108、器在科研和时间并行技术。这两种类型的存储器在科研和工程中大量使用。工程中大量使用。本 章 小 结lcache是一种高速缓冲存储器，是为了解决CPU和主存之间速度不匹配而采用的一项重要的硬件技术，并且发展为多级cache体系，指令cache与数据cache分设体系。要求cache的命中率接近于1。主存与cache的地址映射有全相联、直接、组相联三种方式。其中组相联方式是前二者的折衷方案，适度地兼顾了二者的优点又尽量避免其缺点，从灵活性、命中率、硬件投资来说较为理想，因而得到了普遍采用。返回习题l用用32Kx8位的位的EPROM 芯片组成芯片组成128Kx8位的只读存储器，试问：位的只读存储器，试
109、问：l1、数据寄存器多少位？、数据寄存器多少位？l2、地址寄存器多少位？、地址寄存器多少位？l3、共需多少个、共需多少个EPROM芯片？芯片？l4、画出此存储器组成图、画出此存储器组成图返回习题某机器中，已知分配有一个地址空间为某机器中，已知分配有一个地址空间为0000H-3FFFH 的的ROM区域，现在再用一种区域，现在再用一种RAM芯片芯片（8Kx8)形成形成40kx16位的位的RAM区域，起始地为区域，起始地为6000H,假设假设RAM芯片有芯片有cs和和WE信号控制端。信号控制端。Cpu的地址总线为的地址总线为A15A0，数据总线，数据总线D15D0。控制信号为控制信号为R/W(读读/写写),MREQ(访存），访存）， 要求将要求将ROM与与RAM与与CPU相连相连返回 ROM 8K 8位位 RAM8K 8位位 RAMPD/ProgrY4G1CBAG2BG2AMREQA15A14A13A12A0D15D8D7D0WRCPU 与存储器的连接图与存储器的连接图习题返回
