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1、数字电路与逻辑设计数字电路与逻辑设计第六章第六章 时序逻辑电路时序逻辑电路( (二二) ) 西安邮电学院西安邮电学院“校级优秀课程校级优秀课程”数字逻辑电路设计(王毓银)讲义6.56.5采用中规模集成器件设计任意进制计数器采用中规模集成器件设计任意进制计数器 计数器设计步骤如下：计数器设计步骤如下：1.1.根据设计要求，确定有效状态；根据设计要求，确定有效状态；2.2.2. 2. 画状态转移图；画状态转移图；3.3.3. 3. 选择集成器件，查看器件功能表；选择集成器件，查看器件功能表；4.4.选择合适的反馈形式和反馈信号；选择合适的反馈形式和反馈信号；5.5.5. 5. 画逻辑电路图；画逻辑
2、电路图；6.6.6. 6. 画出工作波形图（可选）。画出工作波形图（可选）。数字逻辑电路设计(王毓银)讲义一、利用同步计数器实现任意模一、利用同步计数器实现任意模M M计数器计数器的方法：的方法： ( (一）利用清除端的复位法。一）利用清除端的复位法。 （反馈清零法反馈清零法） ( (二）利用置入控制端的置位法。（二）利用置入控制端的置位法。（同步预置法同步预置法）1.1.MN,NMN,N为单片计数器的最大计数值为单片计数器的最大计数值 利用清除端的复位法或置入控制端的置位法进行设计。利用清除端的复位法或置入控制端的置位法进行设计。2. MN,N2. MN,N为多片计数器级联后的最大计数值为多
3、片计数器级联后的最大计数值当要实现的模值当要实现的模值M M超过单片计数器的计数范围时，必须首先将超过单片计数器的计数范围时，必须首先将多片计数器级联，以扩大计数范围（多片计数器级联，以扩大计数范围（N=10N=10n n 或或1616n n），然后利），然后利用整体同步置入端的置数法和利用整体清除端复位法构成模用整体同步置入端的置数法和利用整体清除端复位法构成模M M计数器。计数器。多片多片74160 74160 、7416274162级联，级联，N=10N=10n n多片多片74161 74161 、7416374163级联，级联，N=16N=16n n6.56.5采用中规模集成器件设计任
4、意进制计数器采用中规模集成器件设计任意进制计数器 数字逻辑电路设计(王毓银)讲义6.56.5采用中规模集成器件设计任意进制计数器采用中规模集成器件设计任意进制计数器 1. MN,N1. MN,N为单片计数器的最大计数值为单片计数器的最大计数值 当计数至当计数至S SM M时，利用时，利用S SM M状态产生一清除信状态产生一清除信号，加到清号，加到清0 0端，使计数器返回到端，使计数器返回到S S0 0状态，从而实状态，从而实现模现模M M的计数器。的计数器。( (一）反馈清零法一）反馈清零法I.I.确定有效状态（必须从全确定有效状态（必须从全0 0开始）；开始）；II.II.产生异步清除端信
5、号产生异步清除端信号 ；III.III.画逻辑图。画逻辑图。设计方法设计方法: :数字逻辑电路设计(王毓银)讲义例：例：应用应用4 4位二进制同步计数器位二进制同步计数器7416174161实现实现模模1010计数器，要求采用计数器，要求采用清除端复位法。清除端复位法。分析：分析： 根据设计要求，确定各种状态根据设计要求，确定各种状态0 09 9； 画状态转移图；画状态转移图； ( (一）反馈清零法一）反馈清零法6.56.5采用中规模集成器件设计任意进制计数器采用中规模集成器件设计任意进制计数器 数字逻辑电路设计(王毓银)讲义计数器状态转移图为：计数器状态转移图为：注意：用来清注意：用来清0
6、0的瞬态为的瞬态为M M，该状态一经出现马上消失。，该状态一经出现马上消失。( (一）反馈清零法一）反馈清零法6.56.5采用中规模集成器件设计任意进制计数器采用中规模集成器件设计任意进制计数器 数字逻辑电路设计(王毓银)讲义 为什么为什么10101010状态不算在主循环状态不算在主循环内，用波形图说明内，用波形图说明画出电路原理图画出电路原理图同步计数器最低位同步计数器最低位Q Q0 0在在CPCP翻转。先画最低位翻转。先画最低位Q Q0 0。 当第十个脉冲上升沿到达后当第十个脉冲上升沿到达后Q Q3 3Q Q2 2Q Q1 1Q Q0 01010,/CR1010,/CR0 0。只要。只要/
7、CR=0,/CR=0,计数计数器强制置器强制置0 0。10101010只能使只能使Q Q3 3Q Q1 1出现一个很窄的小毛刺。出现一个很窄的小毛刺。缺点缺点:Q:Q1 1输出波形上有毛刺。造成输出波形上有毛刺。造成/CR/CR脉冲宽度太窄，清脉冲宽度太窄，清0 0不可靠。不可靠。&CPD D3 3D D2 2D D1 1D D0 0Q Q3 3Q Q2 2Q Q1 1Q Q0 0C CO OCTCTP PCTCTT T741611( (一）反馈清零法一）反馈清零法6.56.5采用中规模集成器件设计任意进制计数器采用中规模集成器件设计任意进制计数器 数字逻辑电路设计(王毓银)讲义6.56.5采
8、用中规模集成器件设计任意进制计数器采用中规模集成器件设计任意进制计数器 &0&D D3 3D D2 2D D1 1D D0 0Q Q3 3Q Q2 2Q Q1 1Q Q0 0C CO OCTCTP PCTCTT T74161当第十个当第十个CPCP到来：到来：1 0 11G1G2G3010当第十个当第十个CPCP到来：到来：01 在在第第十十个个CPCP的的作作用用下下，Q Q端端输输出出的的清清0 0信信号号宽宽度度和和计计数数脉脉冲冲CP=1CP=1的的持持续续时时间间相相同同。足足以以保保证各级触发器能正常工作。证各级触发器能正常工作。 基本触发器基本触发器Q=0Q=0，/CR=0,/C
9、R=0,使使Q Q3 3Q Q2 2Q Q1 1Q Q0 0=0000=0000。 基本触发器基本触发器Q=1Q=1，/CR=1/CR=1。0 0 0100加基本加基本RSRS触发器，使触发器，使 /CR /CR 脉冲宽度变宽脉冲宽度变宽CP1( (一）反馈清零法一）反馈清零法数字逻辑电路设计(王毓银)讲义工作波形图：工作波形图：1 12 23 34 45 56 67 78 89 9 1010( (一）反馈清零法一）反馈清零法数字逻辑电路设计(王毓银)讲义( (二二) )同步预置法：同步预置法：利用置数端，以利用置数端，以置入某一固定二进制数值置入某一固定二进制数值的方法，从而使的方法，从而使
10、N N进制计数器跳跃进制计数器跳跃(N-M)(N-M)个状态，实现模值为个状态，实现模值为M M的计数器。的计数器。设计方法：设计方法： 确定有效状态（连续的确定有效状态（连续的M M个状态）个状态） 确定置入数据（由第确定置入数据（由第1 1个状态确定）个状态确定） 产生同步置入端信号（由最后产生同步置入端信号（由最后1 1个状态确定）个状态确定） 画逻辑图画逻辑图1. MN,N1. MN,N为单片计数器的最大计数值为单片计数器的最大计数值6.56.5采用中规模集成器件设计任意进制计数器采用中规模集成器件设计任意进制计数器 数字逻辑电路设计(王毓银)讲义例、用例、用7416174161的置入
11、控制端构成的置入控制端构成8 8进制计数器进制计数器（方法（方法1 1） 若计数从若计数从Q QD DQ QC CQ QB BQ QA A=0000=0000开始则有效状态为开始则有效状态为 0000 0001 0010 0011 0000 0001 0010 0011 0111 0110 0101 0100 0111 0110 0101 0100 置入数据为置入数据为DCBA=0000DCBA=0000同步置入信号同步置入信号( (二二) )同步预置法同步预置法数字逻辑电路设计(王毓银)讲义例、用例、用7416174161的置入控制端构成的置入控制端构成8 8进制计数器进制计数器（方法（方法
12、2 2） 若计数从若计数从Q QD DQ QC CQ QB BQ QA A=0001=0001开始则有效状态为开始则有效状态为 0001 0010 0011 0100 0001 0010 0011 0100 1000 0111 0110 0101 1000 0111 0110 0101 置入数据为置入数据为DCBA=0001DCBA=0001同步置入信号同步置入信号( (二二) )同步预置法同步预置法数字逻辑电路设计(王毓银)讲义例、用例、用7416174161的置入控制端构成的置入控制端构成8 8进制计数器进制计数器（方法（方法3 3） 利用进位信号利用进位信号C CO O来控制同步置入端则
13、有效状态为来控制同步置入端则有效状态为 Q QD DQ QC CQ QB BQ QA A 1000 1001 1010 1011 1000 1001 1010 1011 1111 1110 1101 1100 1111 1110 1101 1100 置入数据为置入数据为DCBA=1000 DCBA=1000 同步置入信号同步置入信号( (二二) )同步预置法同步预置法数字逻辑电路设计(王毓银)讲义例：用四位同步二进制计数器例：用四位同步二进制计数器7416174161设计设计8421BCD8421BCD码计数器。码计数器。解：解：8421BCD8421BCD码计数器的状态转移图如图所示码计数器
14、的状态转移图如图所示 从状态转移图可以看出，当计数器的状态为从状态转移图可以看出，当计数器的状态为10011001时，时，7416174161不再执行计数功能，而是要执行置数功能，使不再执行计数功能，而是要执行置数功能，使161161跳跳过过6 6个状态，使个状态，使10011001的下一个状态为的下一个状态为00000000。 可以得到：可以得到： D D3 3D D2 2D D1 1D D0 0=0000 =0000 数字逻辑电路设计(王毓银)讲义画出逻辑图如图画出逻辑图如图 D D3 3D D2 2D D1 1D D0 0=0000 =0000 例：用四位同步二进制计数器例：用四位同步二
15、进制计数器7416174161设计设计8421BCD8421BCD码计数器。码计数器。数字逻辑电路设计(王毓银)讲义例：用四位同步二进制计数器例：用四位同步二进制计数器7416174161设计余设计余3BCD3BCD码计数器。码计数器。解：余解：余3BCD3BCD码计数器的状态转移图如图所示码计数器的状态转移图如图所示D D3 3D D2 2D D1 1D D0 0=0000 =0000 画出逻辑图画出逻辑图 数字逻辑电路设计(王毓银)讲义 置置00000000法：法： 例如，设计例如，设计M10M10计数器，预置数为计数器，预置数为00000000，置数信号为，置数信号为10101 19 9
16、，即即:Q:Q3 3Q Q2 2Q Q1 1Q Q0 0=1001,=1001, 例如，设计例如，设计M12M12计数器，预置数为计数器，预置数为00000000，置数信号为，置数信号为12121 11111，即即:Q:Q3 3Q Q2 2Q Q1 1Q Q0 0=1011,=1011, 置置0000-11110000-1111之间任意数法：之间任意数法： 从所置入数对应状态开始顺序数到从所置入数对应状态开始顺序数到M M个状态，利用此状态产生置个状态，利用此状态产生置数信号数信号/LD/LD。 例如，设计例如，设计M12M12计数器，假定预置数为计数器，假定预置数为8 8，从，从8 8数到数
17、到1212个状态，与个状态，与第第1212个状态相对应的数，即为置数信号。个状态相对应的数，即为置数信号。由由3 3（00110011）产生置数译码信号，）产生置数译码信号，计数模值计数模值M M，就由，就由M M -1-1组成置数信号。组成置数信号。数字逻辑电路设计(王毓银)讲义2 2）MN,NMN,N为多片计数器级联后的最大计数值为多片计数器级联后的最大计数值当要实现的模值当要实现的模值M M超过单片计数器的计数范超过单片计数器的计数范围时，必须首先将多片计数器级联，以扩大围时，必须首先将多片计数器级联，以扩大计数范围（计数范围（N=10N=10n n 或或1616n n）。级联的方法可采
18、）。级联的方法可采用计数器的扩展（级联）。用计数器的扩展（级联）。 然后利用整体同步置入端然后利用整体同步置入端LDLD的置数法和利的置数法和利用整体清除端用整体清除端CRCR复位法构成模复位法构成模M M计数器。计数器。多片多片74160 74160 、7416274162级联，级联，N=10N=10n n多片多片74161 74161 、7416374163级联，级联，N=16N=16n n数字逻辑电路设计(王毓银)讲义例例 用用7416074160组成组成4848进制计数器。进制计数器。先将两芯片采用同步级联方式连接成先将两芯片采用同步级联方式连接成100100进制计数器，进制计数器，
19、然然后后再再用用异异步步清清零零法法组组成成了了4848进进制制计计数数器器。反反馈馈状状态态为为（4848）1010（0100 10000100 1000）8421BCD8421BCD解：因为解：因为N N4848，而，而7416074160为模为模1010计数器，所以要用两片计数器，所以要用两片7416074160构成构成( (一）反馈清零法一）反馈清零法数字逻辑电路设计(王毓银)讲义例例 用用7416174161组成组成4848进制计数器。进制计数器。先先将将两两芯芯片片采采用用同同步步级级联联方方式式连连接接成成256256进进制制计计数数器器，然然后后再再用用异异步步清零法清零法组成
20、组成4848进制计数器。进制计数器。 反馈状态为（反馈状态为（4848）1010（0011 00000011 0000）2 2解：因为解：因为N N4848，而，而7416174161为模为模1616计数器，所以要用两片计数器，所以要用两片7416174161构成。构成。（一）反馈清零法（一）反馈清零法数字逻辑电路设计(王毓银)讲义 7416074160是模是模1010计数器，要实现模计数器，要实现模853853计数，须用三片计数，须用三片7416074160级联。级联。 用异步清用异步清0 0法法，使计数器计数脉冲输入到第，使计数器计数脉冲输入到第853853个脉冲时产整体置个脉冲时产整体置
21、0 0信号信号 使计数器返回到初始状态使计数器返回到初始状态00000000。 利用各片间进位信号快速传递方法，组成计数模值为利用各片间进位信号快速传递方法，组成计数模值为10001000计数器。计数器。先设计模先设计模10001000计数器计数器：M = MM = M1 1MM2 2 MM3 3=10 =10 10 10 10=100010=1000计数范围计数范围：08520852共共853853个状态个状态 第第853853个状态个状态产生异步清产生异步清0 0译码信译码信号号。 所以第所以第853853个个状态不计算在主循环状态不计算在主循环内内&CPCP1 1D D3 3D D2 2
22、D D1 1D D0 08 8 4 4 2 2 1 1C CO OCTCTP PCTCTT T74160(1)74160(1)CPCPD D3 3D D2 2D D1 1D D0 08 8 4 4 2 2 1 1C CO OCTCTP PCTCTT T74160(2)74160(2)CPCPD D3 3D D2 2D D1 1D D0 08 8 4 4 2 2 1 1C CO OCTCTP PCTCTT T74160(3)74160(3)CPCP（一）反馈清零法（一）反馈清零法数字逻辑电路设计(王毓银)讲义 解：一片解：一片7416174161最大计数模值为最大计数模值为1616，要实现模，要
23、实现模6060计数必计数必须用两片须用两片7416174161。 M=MM=M1 1XMXM2 2=6X10,=6X10,用两片用两片7416174161分别组成模分别组成模6 6、模、模1010计数器，计数器，然后级联组成模然后级联组成模6060计数器。用三种方法设计。计数器。用三种方法设计。方法一、方法一、（6 6）10 10 （01100110）2 2低位片预置数：低位片预置数：高位片预置数：高位片预置数：（1010）10 10 （10101010）2 2利用计数器计满值利用计数器计满值C CO O=1,=1,提取置数译码信号。提取置数译码信号。经经6 6个状态计满值个状态计满值经经10
24、10个状态计满值个状态计满值1 0 1 01 0 1 0CPD D3 3D D2 2D D1 1D D0 0Q Q0 0Q Q1 1Q Q2 2Q Q3 3CTCTP PCTCTT TC CO O74161(1)74161(1)1 110 1 1 00 1 1 0D D3 3D D2 2D D1 1D D0 0Q Q0 0Q Q1 1Q Q2 2Q Q3 3CTCTP PCTCTT TC CO O74161(2)74161(2)1 11数字逻辑电路设计(王毓银)讲义方法二、整体同步反馈置方法二、整体同步反馈置00000000：先将两片先将两片7416174161级联成级联成M=MM=M1 1X
25、MXM2 2=256=256计数器，然后用整体置计数器，然后用整体置数法组成模数法组成模6060计数器。计数器。计数范围：计数范围：0-590-59用什么产生置用什么产生置0 0译码信号？译码信号？（5959）1010（0011001110111011）2 2当计数器计到当计数器计到5959（0011101100111011）时，两片同时置）时，两片同时置0 0。CPD D0 0D D1 1D D2 2D D3 3Q Q3 3Q Q2 2Q Q1 1Q Q0 0CTCTP PCTCTT TC CO O74161(1)74161(1)1 1D D0 0D D1 1D D2 2D D3 3Q Q3
26、 3Q Q2 2Q Q1 1Q Q0 0CTCTP PCTCTT TC CO O74161(2)74161(2)1 1&数字逻辑电路设计(王毓银)讲义方法三、整体同步反馈置数：方法三、整体同步反馈置数：（利用进位输出作为置数译码信号）（利用进位输出作为置数译码信号） 计数范围计数范围196255196255，当计数器计到，当计数器计到255255时，时，C CO O=1=1，使，使两片两片7416174161置数控制端置数控制端 /LD=0 /LD=0，下一个，下一个CPCP到来时置数。到来时置数。预置输入预置输入2562566060196196（196196）1010（11000100110
27、00100）2 2低位片预置数：低位片预置数：01000100高位片预置数：高位片预置数：11001100CPD D3 3D D2 2D D1 1D D0 0Q Q0 0Q Q1 1Q Q2 2Q Q3 3CTCTP PCTCTT TC CO O74161(1)74161(1)1 1 0 1 0 0 0 1 0 0 1 1 0 0 1 1 0 01D D3 3D D2 2D D1 1D D0 0Q Q0 0Q Q1 1Q Q2 2Q Q3 3CTCTP PCTCTT TC CO O74161(2)74161(2)1 1数字逻辑电路设计(王毓银)讲义 对于同步置数的加法计数器来说，只要用进位输出
28、对于同步置数的加法计数器来说，只要用进位输出C CO O作为置数译码信号作为置数译码信号( (使使/LD=0) ,/LD=0) ,并设置：并设置： 预置输入预置输入N - MN - M，就可以实现模值为就可以实现模值为M M的计数（或的计数（或分频）。若要改变计数模值分频）。若要改变计数模值M,M,只需要改变预置输入数即可。只需要改变预置输入数即可。N: N: 最大计数值。最大计数值。M: M: 要求计数值要求计数值。快速设计法快速设计法：同步预置：同步预置： 预置数预置数N M N M M M补补计数值：计数值：M = M = 预置数预置数 补补例如：模例如：模6060计数器计数器M =M
29、=（6060）101000111100 00111100 2 2预置数预置数 M M补补=11000100=11000100计数值：M = 预置数补=001111002 = 6010数字逻辑电路设计(王毓银)讲义 M M N N的实现方法：的实现方法：设需用模设需用模N N集成计数器（异步清零、同步置数）组成模集成计数器（异步清零、同步置数）组成模M M计数器计数器A A）异步清）异步清0 0法法B B）同步置位法）同步置位法利用清零输入端，使电路计数利用清零输入端，使电路计数到到M+1M+1状态时产生清零操作，状态时产生清零操作，越过后续越过后续NNM M个状态实现模个状态实现模N N计数计
30、数利用计数器的置数功能，通过进利用计数器的置数功能，通过进位输出给计数器置数位输出给计数器置数N-MN-M，跳过，跳过0 0至至N-MN-M的状态实现模的状态实现模M M计数计数1 1）确定有效状态（必须）确定有效状态（必须从全从全0 0开始）；开始）；3 3）画逻辑图。）画逻辑图。2 2）产生异步清除端信号）产生异步清除端信号1 1）确定有效状态；）确定有效状态；2 2）确定置入数据；）确定置入数据；4 4）画逻辑图。）画逻辑图。3 3）产生异步清除端信号）产生异步清除端信号用集成计数器设计任意进制计数器小节数字逻辑电路设计(王毓银)讲义6.56.5采用中规模集成器件设计任意进制计数器采用中
31、规模集成器件设计任意进制计数器 二、利用异步计数器实现任意模二、利用异步计数器实现任意模M M计数器计数器的方法：的方法： 设计思路：利用集成器件的置设计思路：利用集成器件的置0 0端和置端和置9 9端，从端，从N N进制计数器进制计数器的状态转移表中跳过（的状态转移表中跳过（N-MN-M）个状态，从而实现）个状态，从而实现M M进制计数。进制计数。 ( (一）利用清除端复位法一）利用清除端复位法 。异步置异步置0 0法法 ( (二）利用置入控制端的置位法二）利用置入控制端的置位法 。异步置异步置9 9法法1. MN,N1. MN,N为单片计数器的最大计数值为单片计数器的最大计数值 利用利用清
32、除端复位法清除端复位法和和置入控制端的置位法进行设计。置入控制端的置位法进行设计。2. MN,N2. MN,N为多片计数器级联后的最大计数值为多片计数器级联后的最大计数值当要实现的模值当要实现的模值M M超过单片计数器的计数范围时，必须首先将多片超过单片计数器的计数范围时，必须首先将多片计数器级联，以扩大计数范围（计数器级联，以扩大计数范围（N=10N=10n n ），然后利用整体清除端），然后利用整体清除端复位法和利用整体置入控制端的置位法构成模复位法和利用整体置入控制端的置位法构成模M M计数器。计数器。多片多片74290 74290 级联，级联，N=10N=10n n数字逻辑电路设计(王
33、毓银)讲义设计方法：设计方法： 确定有效状态（连续的确定有效状态（连续的M M个状态）个状态） 确定置确定置0 0信号（由最后信号（由最后1 1个有效状个有效状态的下一状态确定，态的下一状态确定，M M 的二进制数）的二进制数） 画逻辑图画逻辑图例：用例：用74LS290 74LS290 构成模七计数器。构成模七计数器。 1. MN,N1. MN,N为单片计数器的最大计数值为单片计数器的最大计数值( (一一) )利用清除端复位法（利用清除端复位法（异步置异步置0 0法）法）确定有效状态确定有效状态Q QD DQ QC CQ QB BQ QA A为为 0000 0001 0010 0011 00
34、00 0001 0010 0011 01110111 0110 0101 0100 0110 0101 0100 确定置确定置0 0信号信号R R0A0AR R0B0BQ QC CQ QB BQ QA A数字逻辑电路设计(王毓银)讲义( (一一) )利用清除端复位法利用清除端复位法 （异步置异步置0 0法）法）图（图（a a）为逻辑电路图）为逻辑电路图图（图（b b）为时序电路图）为时序电路图图（图（c c）为保证可靠清）为保证可靠清0 0的逻辑电路图的逻辑电路图数字逻辑电路设计(王毓银)讲义( (二二) )利用置入控制端的置位法（利用置入控制端的置位法（异步置异步置9 9法）法）设计方法：设
35、计方法： 确定有效状态（连续的确定有效状态（连续的M M个状态）个状态） 确定置确定置9 9信号（由最后信号（由最后1 1个有效状态的下一状态确定）个有效状态的下一状态确定） 画逻辑图画逻辑图例：用74LS290 构成模七计数器。 确定有效状态确定有效状态QDQCQBQA为 1001 0000 0001 0010 0110 0101 0100 0011 确定置确定置9 9信号信号S S9A9AS S9B9BQCQB数字逻辑电路设计(王毓银)讲义例：用例：用74LS290 74LS290 构成模构成模4848计数器。计数器。 解：由两片解：由两片7429074290构成，每片构成，每片74290
36、74290的时钟接成的时钟接成8421BCD8421BCD码计数。其中码计数。其中片片I I的的R R0AI0AI=Q=Q1I1I,R,R0BI0BI=Q=Q2I2I，计数模值为模，计数模值为模6 6。片。片IIII的的R R0AII0AIIR R0BII0BIIQ Q3II3II。计。计数模值为模数模值为模8 8。2. MN,N2. MN,N为多片计数器级联后的最大计数值为多片计数器级联后的最大计数值数字逻辑电路设计(王毓银)讲义6.66.6采用小规模集成器件设计计数器采用小规模集成器件设计计数器 6.6.1 6.6.1 采用小规模集成器件设计同步计数器采用小规模集成器件设计同步计数器6.6
37、.2 6.6.2 采用小规模集成器件设计异步计数器采用小规模集成器件设计异步计数器 同步时序电路设计过程可用下图简要表示。同步时序电路设计过程可用下图简要表示。数字逻辑电路设计(王毓银)讲义6.6.1 6.6.1 采用小规模集成器件设计同步计数器采用小规模集成器件设计同步计数器设计步骤：设计步骤：1. 1. 作原始状态转移图，列状态转移表作原始状态转移图，列状态转移表2. 2. 画画次态卡诺图、输出卡诺图、写出状态转移方程、输出函数次态卡诺图、输出卡诺图、写出状态转移方程、输出函数3.3.根据状态转移方程检验自启动性根据状态转移方程检验自启动性4.4.重新确定状态转移方程重新确定状态转移方程5
38、.5.画出新的状态转移图，验证自启动性画出新的状态转移图，验证自启动性6.6.选择触发器，由状态转移方程得到激励函数选择触发器，由状态转移方程得到激励函数7. 7. 根据激励函数及输出函数画出逻辑图根据激励函数及输出函数画出逻辑图数字逻辑电路设计(王毓银)讲义例：用触发器设计模例：用触发器设计模6 6同步计数器同步计数器(1）作原始状态转移图状态分配如下：S0=000，S1=001，S2=011，S3=111，S4=110，S5=1006.6.1 6.6.1 采用小规模集成器件设计同步计数器采用小规模集成器件设计同步计数器数字逻辑电路设计(王毓银)讲义列出状态转移表6.6.1 6.6.1 采用
39、小规模集成器件设计同步计数器采用小规模集成器件设计同步计数器数字逻辑电路设计(王毓银)讲义（2 2）次态卡诺图、输出卡诺图、）次态卡诺图、输出卡诺图、 状态转移方程、输出函数状态转移方程、输出函数6.6.1 6.6.1 采用小规模集成器件设计同步计数器采用小规模集成器件设计同步计数器数字逻辑电路设计(王毓银)讲义6.6.1 6.6.1 采用小规模集成器件设计同步计数器采用小规模集成器件设计同步计数器数字逻辑电路设计(王毓银)讲义（3 3）根据状态转移方程检验自启动性）根据状态转移方程检验自启动性从状态转移图可以看出无自启动性从状态转移图可以看出无自启动性6.6.1 6.6.1 采用小规模集成器
40、件设计同步计数器采用小规模集成器件设计同步计数器数字逻辑电路设计(王毓银)讲义（4 4）重新确定状态转移方程）重新确定状态转移方程6.6.1 6.6.1 采用小规模集成器件设计同步计数器采用小规模集成器件设计同步计数器数字逻辑电路设计(王毓银)讲义(5(5）画出新的状态转移图，验证自启动性）画出新的状态转移图，验证自启动性具有自启动性6.6.1 6.6.1 采用小规模集成器件设计同步计数器采用小规模集成器件设计同步计数器数字逻辑电路设计(王毓银)讲义(6(6）采用）采用D D触发器，由状态转移方程得到激励函数触发器，由状态转移方程得到激励函数输出函数：6.6.1 6.6.1 采用小规模集成器件
41、设计同步计数器采用小规模集成器件设计同步计数器数字逻辑电路设计(王毓银)讲义(7(7）根据激励函数及输出函数画出逻辑图）根据激励函数及输出函数画出逻辑图6.6.1 6.6.1 采用小规模集成器件设计同步计数器采用小规模集成器件设计同步计数器数字逻辑电路设计(王毓银)讲义6.6.1 6.6.1 采用小规模集成器件设计同步计数器采用小规模集成器件设计同步计数器 小结：采用小规模集成器件设计同步计数器的一般步骤。小结：采用小规模集成器件设计同步计数器的一般步骤。 列出状态转移表或状态转移图列出状态转移表或状态转移图确定状态转移方程，输出方程确定状态转移方程，输出方程检验自启动特性检验自启动特性确定驱
42、动方程（激励函数）确定驱动方程（激励函数）画出逻辑电路画出逻辑电路不具有不具有 具有具有数字逻辑电路设计(王毓银)讲义6.6.2 6.6.2 采用小规模集成器件设计异步计数器采用小规模集成器件设计异步计数器 异步计数器的设计比同步计数器多一步，即求各触发器的时钟方程。异步计数器的设计比同步计数器多一步，即求各触发器的时钟方程。1 1）根根据据设设计计要要求求，设设定定7 7个个状状态态S S0 0S S6 6。进进行行状状态态编编码码后后，列列出出状状态态转换表。转换表。例例 设计一个异步设计一个异步7 7进制加法计数器进制加法计数器. .数字逻辑电路设计(王毓银)讲义6.6.2 6.6.2
43、采用小规模集成器件设计异步计数器采用小规模集成器件设计异步计数器 2 2）选择触发器。本例选用下降沿触发的）选择触发器。本例选用下降沿触发的JKJK触发器。触发器。 3 3）求各触发器的时钟方程，即为各触发器选择时钟信号。）求各触发器的时钟方程，即为各触发器选择时钟信号。为触发器选择时钟信号的原则是：为触发器选择时钟信号的原则是：触发器状态需要翻转时，必须要有时钟信号的翻转沿送到。触发器状态需要翻转时，必须要有时钟信号的翻转沿送到。触发器状态不需翻转时，触发器状态不需翻转时，“多余的多余的” ” 时钟信号越少越好。时钟信号越少越好。结合结合7 7进制计数器的时序图，并根据上述原则，选：进制计数
44、器的时序图，并根据上述原则，选：数字逻辑电路设计(王毓银)讲义6.6.2 6.6.2 采用小规模集成器件设计异步计数器采用小规模集成器件设计异步计数器 4 4）求各触发器的驱动方程和进位输出方程。）求各触发器的驱动方程和进位输出方程。画出电路的次态卡诺图和画出电路的次态卡诺图和JKJK触发器的驱动表：触发器的驱动表：根据次态卡诺图和根据次态卡诺图和JKJK触发器的驱动表可得三个触发器各自的驱动卡诺图：触发器的驱动表可得三个触发器各自的驱动卡诺图：数字逻辑电路设计(王毓银)讲义6.6.2 6.6.2 采用小规模集成器件设计异步计数器采用小规模集成器件设计异步计数器 再画出输出卡诺图，再画出输出卡
45、诺图，得电路的输出方程：得电路的输出方程：数字逻辑电路设计(王毓银)讲义用逻辑分析的方法画出电路完整的状态图：用逻辑分析的方法画出电路完整的状态图：5 5）检查能否自启动。）检查能否自启动。可可见见，如如果果电电路路进进入入无无效效状状态态111111时时，在在CPCP脉脉冲冲作作用用下可进入有效状态下可进入有效状态000000。所以电路能够自启动。所以电路能够自启动。6.6.2 6.6.2 采用小规模集成器件设计异步计数器采用小规模集成器件设计异步计数器 数字逻辑电路设计(王毓银)讲义6.6.2 6.6.2 采用小规模集成器件设计异步计数器采用小规模集成器件设计异步计数器 6 6）画逻辑图）
46、画逻辑图 将各驱动方程与输出方程归纳如下：将各驱动方程与输出方程归纳如下：数字逻辑电路设计(王毓银)讲义本本 章章 小小 结结1 1时时序序逻逻辑辑电电路路的的特特点点：任任一一时时刻刻输输出出状状态态不不仅仅取取决决于于当当时时的的输输入入信信号号，还与电路的原状态有关。因此时序电路中必须含有存储器件。还与电路的原状态有关。因此时序电路中必须含有存储器件。4 4时时序序逻逻辑辑电电路路的的设设计计步步骤骤一一般般为为：设设计计要要求求最最简简状状态态表表编编码码表表次态卡诺图次态卡诺图驱动方程、输出方程驱动方程、输出方程逻辑图。逻辑图。2 2描描述述时时序序逻逻辑辑电电路路逻逻辑辑功功能能的
47、的方方法法有有状状态态转转换换真真值值表表、状状态态转转换换图和时序图等。图和时序图等。3 3时时序序逻逻辑辑电电路路的的分分析析步步骤骤一一般般为为：逻逻辑辑图图时时钟钟方方程程（异异步步）、驱驱动动方方程程、输输出出方方程程状状态态方方程程状状态态转转换换真真值值表表状状态态转转换换图图和和时序图时序图逻辑功能。逻辑功能。5 5计计数数器器是是一一种种简简单单而而又又最最常常用用的的时时序序逻逻辑辑器器件件。计计数数器器不不仅仅能能用用于于统计输入脉冲的个数，还常用于分频、定时、产生节拍脉冲等。统计输入脉冲的个数，还常用于分频、定时、产生节拍脉冲等。7 7寄寄存存器器也也是是一一种种常常用用的的时时序序逻逻辑辑器器件件。寄寄存存器器分分为为数数码码寄寄存存器器和和移位寄存器两种。移位寄存器两种。6 6用已有的用已有的M进制集成计数器产品可以构成进制集成计数器产品可以构成N( (任意任意) )进制的计数器进制的计数器第六章第六章 时序逻辑电路时序逻辑电路 数字逻辑电路设计(王毓银)讲义
