数字电路基础培训ppt课件

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1、数字电路根底培训数字电路根底培训章数字电路根底章数字电路根底1 数制与码制数制与码制2 根本逻辑门电路根本逻辑门电路3根本逻辑及运用根本逻辑及运用 4 集成逻辑门电路集成逻辑门电路 5 集成触发器集成触发器 6 计数器计数器 7 译码及显示电路译码及显示电路 8 A/D和和D/A转换器转换器数字电路根底10.1数制与编码一、数制数制即计数的方法。在我们的日常生活中，最常用的是十进制。数字电路中采用的数制有二进制、八进制、十六进制等。1.十进制十进制是最常用的数制。在十进制数中有09这10个数码，任何一个十进制数均用这10个数码来表示。计数时以10为基数，逢十进一，同一数码在不同位置上表示的数值

2、不同。例如：9999=9103910291019100其中，100、101、102、103称为十进制各位的“权。对于恣意一个十进制整数M，可用下式来表示：M=an10n-1an-110n-2+a2101a1100上式中a1、a2、an-1、an为各位的十进制数码。2.二进制在数字电路中广泛运用的是二进制。在二进制数中，只需“0和“1两个数码，计数时以2为基数，逢二进一，即1+1=10，同一数码在不同位置所表示的数值是不同的。对于任何一个二进制整数N，可用下式表示：N=Kn2n-1Kn-12n-2+K221K120例如：10112=123022121120其中，20、21、22、23为二进制数各

3、位的“权。3.二进制数与十进制数之间的转换数字电路采用二进制比较方便，但人们习惯用十进制，因此，经常需在两者间进展转换。(1)二进制数转换为十进制数按权相加法。例如，将二进制数1111转换成十进制数。 1101 2=123 122 021 120=8+4+0+1= 1310(2)十进制数转换为二进制数除二取余法。例如，将十进制数29转换为二进制数。22912140271231211低位高位换算结果为2910=111012。由以上可以看出，把十进制整数转换为二进制整数时，可将十进制数延续除2，直到商为0，每次所得余数就依次是二进制由低位到高位的各位数字。4.十六进制十六进制数有16个数码0、1、

4、2、3、4、5、6、7、8、9、A、B、C、D、E、F，其中,AF分别代表十进制的1015，计数时，逢十六进一。为了与十进制区别，规定十六进制数通常在末尾加字母H，例如28H、5678H等。十六进制数各位的“权从低位到高位依次是160、161、162。 例 如 ， 5C4H=5162 12161 4160= 147610可见，将十六进制数转换为十进制数时，只需按“权展开即可。要将十进制数转换为十六进制数时，可先转换为二进制数，再由二进制数转换为十六进制数。例如，(2910=111012=1D16三种数制的数值比较：十进十进制数制数0 01 12 23 34 45 56 67 78 89 910

5、1011111212131314141515二进二进制数制数0 01 1101011111001001011011101101111111001000 01001001 11011010 01011011 11101100 01101101 11111110 01111111 1十六十六进制进制数数0 01 12 23 34 45 56 67 78 89 9A AB BC CD DE EF F二、编码用数字或某种文字符号来表示某一对象和信号的过程叫编码。在数字电路中，十进制编码或某种文字符号难于实现，普通采用四位二进制数码来表示一位十进制数码，这种方法称为二十进制编码，即BCD码。由于这种编码

6、的四位数码从左到右各位对应值分别为23、22、21、20，即8、4、2、1，所以BCD码也叫8421码，其对应关系如下：十进十进制数制数0 01 12 23 34 45 56 67 78 89 984218421（B BCDCD码码) )00000000000100010010001000110011010001000101010101100110011101111000100010011001例如，一个十进制数369可用8421码表示为：十进制数：369BCD码：001101101001除此之外，还有一些其它编码方式，这里不再引见。10.2根本逻辑门电路所谓逻辑，是指条件与结果之间的关系。输

7、入与输出信号之间存在一定逻辑关系的电路称为逻辑电路。门电路是一种具有多个输入端和一个输出端的开关电路。由于它的输出信号与输入信号之间存在着一定的逻辑关系，所以称为逻辑门电路。门电路是数字电路的根本单元。1.与逻辑与逻辑是指当决议事件发生的一切条件A、B均具备时，事件F才发生。如图4-1所示，只需当开关S1与S2同时接通时灯泡才亮。完好地表示输入输出之间逻辑关系的表格称为真值表。假设开关接通为“1、断开为“0灯亮为“1、不亮为“0，那么图4-1所示关系的真值表如表4.1所示。与逻辑通常用逻辑函数表达式表示为FAB。2.与门电路实现与逻辑运算的电路叫与门电路，二极管与门电路如图4-2a所示，输入端

8、A、B代表条件，输出端F代表结果。图 10 1 与与逻辑举例例 表表4.1 真值表真值表A AB BF F0 00 00 00 01 10 01 10 00 01 11 11 1图 10- 2与与门电路和符号路和符号 (a) 二极管二极管“与与门电路；路； (b) 与与逻辑符号符号当UA=UB=0时，V1、V2均导通，输出UF被限制在0.7V；当UA=0V，UB=3V时,V1先导通，UF=0.7V，V2接受反压而截止；当UA=3V，UB=0V时，V2先导通，V1接受反压而截止；当UA=UB=3V时，V1、V2导通，输出端电压UF=3.7V，假设忽略二极管压降，高电平用1、低电平用0替代，其结果

9、与真值表是一致的，与门电路逻辑符号如图10-2b所示。逻辑又称为逻辑乘，逻辑乘的根本运算规那么如下：00=0，01=1，10=0，11=1二、或逻辑及或门电路1.或逻辑或逻辑是指当决议事件发生的各种条件A、B中只需具备一个或一个以上时，事件F就发生。例如，把两个开关并联后与一盏灯串联接到电源上，当两只开关中有一个或一个以上闭合时灯均能亮，只需两个开关全断开时灯才不亮，如图10-3a所示，真值表见表10.2，其逻辑函数表达式为FA+B。2.或门电路用二极管实现“或逻辑的电路如图10-3b所示；图10-3c是或门的逻辑符号。或逻辑又称为逻辑加，逻辑加的根本运算规那么如下：0+00，0+11，1+0

10、1，1+11表10.2真值表A AB BF F0 00 00 00 01 11 11 10 01 11 11 11 1图10-3或门-(a)或逻辑；(b)二极管或门电路；(c)或门逻辑符号三、非逻辑及非门电路1.非逻辑非逻辑是指某事件的发生取决于某个条件的否认，即某条件成立，这事件不发生；某条件不成立，这事件反而会发生。如图10-4a所示，开关S接通，灯EL灭；开关断开。灯EL亮，灯亮与开关断合满足非逻辑关系。其真值表见表10.3，其逻表达式为F=。2.非门电路用三极管衔接的非门如图10-4b所示，在实践电路中，假设电路参数选择适宜，当输入为低电平常，三极管因发射结反偏而截止，那么输出为高电平

11、；当输入为高电平常，三极管饱合导通，那么输出为低电平。所以输入与输出符合非逻辑关系，非门也称为反相器。图10-4c是非门的逻辑符号。图 10- 4 非非门a 非非逻辑；b 三极管三极管“非非门电路；路； c 非非门逻辑符号符号 A AF F0 01 11 10 0表表10.3 真值表真值表四、复合门电路根本逻辑门经简单组合可构成复合门电路。常用的复合门电路有与非门电路和或非门电路。与门的输出端接一个非门，使与门的输出反相，就构成了与非门。与非门的逻辑表达式为F=逻辑表示符号如图10-5所示。或门输出端接一个非门，使输入与输出反相，构成了或非门。或非门的逻辑表达式为FA+B，逻辑表示符号如图10

12、-6所示。图 10 5 与非与非门逻辑符号符号 图 10 6 或非或非门逻辑符号符号 例10.1两个输入端的与门、或门和与非门的输入波形如图4-7(a)所示，试画出其输出信号的波形。解：设与门的输出为F1，或门的输出为F2，与非门的输出为F3，根据逻辑关系其输出波形如图10-7(b)所示。图 10 7 例例 10.1 图10.3根本逻辑及运用逻辑代数也称为布尔代数，是分析和设计逻辑电路的一种数学工具，可用来描画数字电路、数字的构造和特性。逻辑代数由逻辑变量、逻辑常数和运算符组成。逻辑代数有“0和“1两种逻辑值，它们并不表示数量的大小，而表示逻辑“假与“真两种形状,如开关的开与关等。所以，逻辑“

13、1与逻辑“0与自然数1和0有着本质的区别。一、根本逻辑关系根据逻辑门电路的逻辑关系那么有：与逻辑:FAB或逻辑:FA+B非逻辑:F二、逻辑代数的运算法那么的根本规律1.根本运算法那么0A=01A=AA=0AA=A0+A=A1+A=1A+=1A+A=A=A2. 逻辑代数的根本定律逻辑代数的根本定律交换律：交换律： AB=BA A+B=B+A结结合合律律： ABC=(AB)C=A(BC) A+B+C=(A+B)+C=A+(B+C)分配律：分配律： A(B+C)=AB+AC A+BC=(A+B)(A+C)反演律：反演律： 10.4集成逻辑门电路前面讨论的门电路都是由二极管、三极管等元件组成的，称为分

14、立元件门电路。随着集成电路的开展，分立元件门电路运用逐渐减少，但是它的任务原理是集成门电路的根底，有助于掌握集成电路。下面引见常用的集成门电路。一、TTL集成与非门电路1.电路构造图10-8a是最常用的TTL与非门，10-8b是其逻辑符号图。图图 10-8 TTL与非电路及逻辑符号与非电路及逻辑符号a 电路；电路； b 逻辑符号逻辑符号在图10-8a中，V1为多发射极管，它的基极与每个发射极之间都有一个PN结。假设用二极管替代PN结，V1等效电路如图10-9所示。V2、R2和R5组成了中间级，V3、V4、V5和R4、R3组成了输出级。2.TTL与非门的任务原理(1)输入端A、B、C均接高电平3

15、6V时，+EC经过R1为V1提供足够的基极电流，经过V1集电结向V2注入基极电流。V2发射极电流又为V5提供基极电流，使V5导通，此时V1基极电位为三个PN结正向压降之和，即图 10 9 用二极管表示多用二极管表示多发射极晶体管中的射极晶体管中的PN结UB1=UBE1+UBE2+UBE5=2.1V此时，V1发射结均为反偏，由于V2饱和，V2集电极电位为UC2=UBE5+UCES2=0.7+0.3=1.0V由于UB3=UC2=1.0V，V3导通，那么UE3=UB4=0.3VV4基极电位为0.3V，V4的发射极电位也是0.3V，所以，V4截止，V5导通，输出为低电平0.3V。可见，输入端全部接高电

16、平UIH或悬空，那么输出为低电平UOL。(2)输入端A、B、C任一个接低电平，设UA=0.3V，B、C端接高电平或悬空，V1的bA发射结正偏导通，V1的基极电位UB11.0V，V1集电结经过V2集电结、R2接到EC。由于V1集电结反偏，故IC1仅为很小的反向漏电流，IC11IB1，故V1处于深饱和形状，那么UCES10.1V，因此，UC1=0.3+UCES10.3+0.1=0.4V即UB20.4V。这时V2、V5截止，由于V2截止，+EC经R2驱动复合管V3、V4进入导通形状，因此，输出高电平为VU=+EC-IB3R2-UBE3-UBE45-0-0.7-0.73.6V可见，输入端有一个或几个全

17、部为低电平常，输出为高电平UOH；例10.2试证：证明推论例10.3用逻辑代数运算法那么化简逻辑式：解TTL集成与非门主要参数(1)输出高电平UOH：输入端有一个或一个以上低电平常，输出端得到的高电平值；UOH典型值为3.6V。(2)输出低电平UOL：输入端全部为高电平常，输出端得到的低电平值;UOL典型值为0.3V。(3)开门电平UON：保证输出低电平的最小输入电平值;典型值为1.4V。(4)关门电平UOFF：使输出电压到达规定高电平的90%时，输入低电平的最大值；典型值为1V。(5)扇出系数N0：输出端最多能带同类门电路的个数，它反映了与非门的最大负载才干；对TTL与非门，普通扇出系数N0

18、=810。10.5集成触发器利用集成门电路可以组成具有记忆功能的触发器。触发器是一种具有两种稳定形状的电路，可以分别代表二进制数码1或0。当外加触发信号时，触发器能从一种形状翻转到另一种形状，即它能按逻辑功能在1、0两数码之间变化，因此，触发器是储存数字信号的根本单元电路，是各种时序电路的根底。目前，触发器大多采用集成电路产品。按逻辑功能的不同，触发器有RS触发器、JK触发器和D触发器等。一、根本RS触发器图10-10是根本RS触发器的逻辑图和逻辑符号。它由两个与非门交叉衔接而成。R、S是输入端，Q、是输出端。图图 10-10 根本根本RS触发器的逻辑图和逻辑符号触发器的逻辑图和逻辑符号a 逻

19、辑图；逻辑图； b 逻辑符号逻辑符号在正常条件下，假设Q=1，那么=0，称触发器处于“1态；假设Q=0，那么=1，称触发器处于“0态；输入端R称为置“0端，S称为置“1端。下面分析输入与输出的逻辑关系。(1)S=1，R=0。当R=0时，与非门A的输出为1，即=1。由于S=1，与非门B的两个输入端全为1，所以B门的输出为0，即Q=0。假设触发器原来处于“0态，在S=1，R=0信号作用下，触发器仍坚持“0态；假设原来处于“1态，那么触发器就会由“1形状翻转为“0形状。(2)S=0，R=1。设触发器的初始形状为0，那么Q=0，=1。由于S=0，B门有一个输入为0，其输出Q那么为1，而A门的输入全为1

20、，其输出那么为0。因此，触发器由“0形状翻转为“1形状。假设它的初始形状为1态，触发器仍坚持“1形状不变。(3)S=1，R=1。在S=1、R=1时，假设触发器原来处于“0态，即Q=0，=1，此时B门的两个输入端都是1，输出Q=0，A门有一个输入为0，输出=1，触发器的形状不变。假设触发器原来处于“1形状，即Q=1、=0，此时，A门输出为0，即=0，B门输出为1，即Q=1，触发器的形状也不变。由此可见，S=1,R=1触发器坚持原有形状，这表达了触发器的记忆功能。(4)S=0，R=0。R、S全为0时，A、B两门都有0输入端，那么它们的输出Q、全为1，这时，不符合Q与相反的逻辑形状。当R和S同时由0

21、变为1后，触发器的形状不能确定，这种情况在运用中应防止出现。综上所述，可列出根本RS触发器的逻辑形状表(如表4.4)。表10.4根本RS触发器的形状表S SR RQ Q逻辑功能逻辑功能0 01 11 10 0置置1 11 10 00 01 1置置0 01 11 1不变不变不变不变保持保持0 00 0不定不定不定不定不允许不允许从上述分析可知，根本RS触发器有两个形状，它可以直接置位或复位，并具有存储和记忆功能。二、同步RS触发器图10-11a是同步RS触发器的逻辑电路图，图10-11b是其逻辑符号图。其中，与非门A和B构成根本RS触发器，与非门C、D构成导引电路，经过它把输入信号引导到根本触发

22、器上。RD、SD是直接复位、直接置位端。只需在RD或SD上直接加上一个低电平信号，就可以使触发器处于预先规定的“0形状或“1形状。另外，RD、SD在不运用时应置高电平。CP是时钟脉冲输入端，时钟脉冲来到之前，即CP=0时，无论R和S端的电平如何变化，C门、D门的输出均为1，根本触发器坚持原形状不变。在时钟脉冲来到之后，即CP=1时，触发器才按R、S端的输入形状决议其输出形状。时钟脉冲过去之后，输出形状坚持时钟脉冲为高电平常的形状不变。图 10 11 同步同步RS触触发器的器的逻辑电路路图a 逻辑电路路图； b 逻辑符号符号图在时钟脉冲来到之后，CP变为1，R和S的形状开场起作用，其任务形状如下

23、所述。(1)S=1，R=0。由于S=1，当时钟脉冲来到时，CP=1，C门输出为0。假设触发器原来处于“0态，即Q=0、=1，那么A门输出转变为Q=1。由于R=0，D门输出为1，B门输入全为1，那么输出变为=0。假设触发器原来处于“1形状，即Q=1、=0，那么A门输出为Q=1。由于R=0，D门输出为1，B门输入全为1，那么输出为=0。结论，当S=1，R=0时不论触发器原来处于何种形状，在CP到来后触发器处于“1形状。(2)S=0,R=1。由于R=1，时钟脉冲来到之后，CP=1，D门输入全为1，那么D门输出为0，不论触发器原来处于何种形状，=1。由于A门输入全为1，所以Q=0。(3)R=0，S=0

24、。由于R=0、S=0，那么C门、D门均输出为1，所以触发器的形状不会改动。(4)S=1，R=1。R=1、S=1，当时钟脉冲到来之后，CP=1，那么C门与D门输出都为0，A门与B门输出为1，即Q=1，破坏了Q与的逻辑关系，当输入信号消逝后，触发器的形状不能确定，因此实践运用中应防止出现此情况。图10-12是同步RS触发器的任务波形，表10.5是其逻辑形状表。表中Qn+1表示脉冲到来之后的形状，Qn表示现态。由图10-12可知，触发器形状随R、S及CP脉冲而变化，在时钟脉冲CP作用期间，即CP=1期间，R和S不能同时为1；假设R、S的形状延续发生变化，那么触发器的形状亦随之发生变化，即出现了在一个

25、计数脉冲作用下，能够引起触发器一次或多次翻转，产生了“空翻景象，因此，同步RS触发器不能作为计数器运用。图 10 12 时序序图表10.5逻辑形状表S SR RQ Qn+1n+10 00 0Q Qn+1n+1=Q=Qn n0 01 11 11 10 00 01 11 1不定不定三、JK触发器主从JK触发器是一种无空翻的触发器。图10-13a是JK触发器的逻辑电路图，图10-13b是其逻辑符号。它由两个同步RS触发器组成，前级为主触发器，后级为从触发器，、是直接置位、复位端平常应处于高电平，J、K为控制输入端，时钟脉冲经过反相器加到从触发器上，从而构成两个互补的时钟控制信号。时钟脉冲作用期间，C

26、P=1，=0，从触发器被封锁，坚持原形状，Q在脉冲作用期间不变；主触发器的形状取决于时钟脉冲为低电平的形状和J、K输入端的形状。图 1013 JK触触发器器a 逻辑图； b 逻辑符号符号时钟脉冲作用期间，CP=1，=0，从触发器被封锁，坚持原形状，Q在脉冲作用期间不变；主触发器的形状取决于时钟脉冲为低电平的形状和J、K输入端的形状。当时钟脉冲过去后，CP=0，=1，主触发器被封锁，从触发器导引门畅通，将主触发器的形状移入从触发器中。其任务过程如下：(1)J=1，K=1。设时钟脉冲到来之前，即CP=0，触发器的初始形状为“0，这时主触发器的S=1，R=Q=0，当时钟脉冲到来之后，即CP=1时，由

27、于主触发器的J=1和R=0，故翻转为“1态。当CP从1下跳为0时，由于从触发器J=1和R=0，它也翻转为“1态。反之，设主触发器的J=0和R=1，当CP=1时，它翻转为“0态。当CP下跳为0时，从触发器也翻转为“0态。(2)J=0，K=0。设触发器的初始形状为“0态。当主触发器CP=1时，由于主触发器的J=0和R=0，它的形状坚持不变，当CP下跳时，由于主触发器的J=0和R=1，也坚持原形状不变；假设初始形状为1，也坚持原形状不变。(3)J=0，K=1。设触发器的初始形状为“1，当时钟脉冲上升沿来到之后，主触发器Q=0，=1，所以，在CP=1期间，主触发器被置为0。由于=0，从触发器被封锁，主

28、触发器的0态被暂存起来，当时钟脉冲下跳后，CP=0，主触发器被封锁，而=1，从触发器翻开，获得与主触发器一致。假设触发器的初始形状为0，由同样的分析可知，在时钟脉冲作用后，触发器的形状仍为0。可见，不论触发器原来的形状如何，当J=0，K=1时，总是使触发器置0。(4)J=1，K=0。同样分析可得(读者可自行分析)，当时钟脉冲作用之后，触发器的形状总是和J形状一致，即坚持1态。JK触发器的逻辑功能如表10.6所示。表10.6中Qn+1是脉冲到来之后的形状。由以上分析可知，当J=K=1时，每到来一时钟脉冲，触发器形状就翻转一次；当J=K=0时，触发器将坚持原形状不变；当JK时，触发器翻转后的形状将

29、和J的形状一致，主触发器的形状更新发生在时钟脉冲CP=1期间，从触发器的形状翻转发生在时钟脉冲的下降沿。表10.6JK触发器的逻辑功能J JK KQn+1Qn+10 00 0QnQn0 01 10 01 10 01 11 11 1四、D触发器图10-14a是D触发器的逻辑符号。D触发器只需一个同步输入端，其运用非常广泛。其中，D是数据输入端，CP为时钟脉冲输入端，、为直接置位、复位端，它们均为低电平有效，不用时应使之处于高电平形状，表4.7是其逻辑功能表。图10-14b是其任务波形时序图。D触发器的逻辑功能是当D=0时，在时钟脉冲下降沿到来后，输出形状将变成Qn+1=0；而当D=1时，在CP下

30、降沿到来后，输出形状将变成Qn+1=1。综上所述，D触发器的输出形状只取决于CP到达前D输入端的形状，与触发器现态无关，即Qn+1=D。图 10 14 任任务波形波形时序序图a 逻辑符号；符号； b 时序序图 例题10.3将D触发器的输入端D接到输出端AKQ-，如图10-15所示，试分析其功能。解：假设初态为0，即Q=0、=1，那么当CP上升沿来到时，Q翻转为1，即Q=1、=0；下一个CP上升沿来到时，Q翻转为0，即Q=0、=1。可见，每来一个CP脉冲，发器翻转一次，具计数功能，即Qn+1=。此电路称为T触发器电路。图 10 15 例例题11.3电路路 10.6计数器在电子计算机和数字系统中，

31、计数器是重要的根本部件，它能累计和存放输入脉冲的数目。计数器的运用非常广泛，在各种数字设备中几乎都要用计数器。计数器按其进位制的不同，可分为二进制计数器和十进制计数器，本节着重引见二进制计数器。图10-16是由JK触发器组成的四位二进制加法计数器的逻辑电路图。JK触发器作计数器运用时，JK输入端悬空，相当于接高电平，根据JK触发器的任务原理，J=K=1时，每当一个时钟脉冲终了时，触发器就翻转一次，实现计数；低位触发器翻转两次，即计两个数，就产生了一个进位脉冲。图 10 16 加法加法计数器的数器的逻辑电路路图因此，高位触发器的CP端应接低位的Q端。计数前，先在各触发器的端加一置“0负脉冲，使一

32、切的触发器F0F3全部处于“0形状，即Q0=Q1=Q2=Q3=0，这种情况称计数器清“0。已清“0的一切计数器初始形状为“0，即计数器为“0000形状。当第一个脉冲终了时，触发器F0由0变为1，即Q0由0变为1，0由0变为1产生一正跳变，它对F1不起作用，这时计数器呈Q3Q2Q1Q0=0001形状。当第二个脉冲终了时，触发器F0由1变为0，即Q00，1，由于Q0由1变为0产生负跳变，送至F1的输入端，于是F1由0变为1，并产生一正跳变，这个脉冲对F2不起作用，故计数器呈Q3Q2Q1Q00010形状。当第三个计数脉冲终了时，触发器F0翻转为1，即Q1=1， =0， F1F2F3都 不 翻 转 ，

33、 计 数 器 形 状 为Q3Q2Q1Q0=0011。如此继续下去，可画出如图10-17所示的波形图，其形状表如表10.8所示。图10-17中，第一位Q0每累计一个数，形状都要变一次；第二位Q1每累计两个数，形状变一次；第三位Q2每累计四个数，形状变一次；第四位Q3每累计八个数，形状变一次。每个触发器的脉冲的频率是低一位触发器输出脉冲频率的二分之一。所以，这种计数器也可作分频器运用。图 10 17 二二进制加法制加法计数器的任数器的任务波形波形图表10.8加法计数器形状表输入脉冲序号输入脉冲序号Q Q3 3Q Q2 2Q Q1 1Q Q0 00 00 00 00 00 01 10 00 00 0

34、1 12 20 00 01 10 03 30 00 01 11 14 40 01 10 00 05 50 01 10 01 16 60 01 11 10 07 70 01 11 11 1输入脉冲序号输入脉冲序号Q Q3 3Q Q2 2Q Q1 1Q Q0 08 81 10 00 00 09 91 10 00 01 110101 10 01 10 011111 10 01 11 112121 11 10 00 013131 11 10 01 114141 11 11 10 015151 11 11 11 110.7 译码及显示电路译码及显示电路zz1 1组合逻辑电路的分析组合逻辑电路的分析组合逻

35、辑电路的分析组合逻辑电路的分析zz 假假假假设设设设数数数数字字字字电电电电路路路路的的的的输输输输出出出出只只只只决决决决议议议议于于于于电电电电路路路路当当当当前前前前输输输输入入入入， 而而而而与与与与电电电电路路路路以以以以前前前前的的的的形形形形状状状状无无无无关关关关， 这这这这类类类类数数数数字字字字电电电电路路路路就就就就是是是是组组组组合合合合逻逻逻逻辑辑辑辑电电电电路路路路。 对对对对组组组组合合合合逻逻逻逻辑辑辑辑电电电电路路路路的的的的分分分分析析析析， 就就就就是是是是根根根根据据据据给给给给定定定定的的的的电电电电路路路路， 确确确确定定定定其其其其逻逻逻逻辑辑辑辑

36、功功功功能能能能。 对对对对于于于于比比比比较较较较简简简简单单单单的的的的组组组组合合合合逻逻逻逻辑辑辑辑电电电电路路路路， 经经经经过过过过列列列列写写写写逻逻逻逻辑辑辑辑函函函函数数数数式式式式或或或或真真真真值值值值表表表表及及及及化化化化简简简简等等等等过过过过程程程程， 即即即即可可可可确确确确定定定定其其其其逻逻逻逻辑辑辑辑功功功功能能能能。 对对对对于于于于较较较较复复复复杂杂杂杂的的的的电电电电路路路路， 那那那那么么么么要要要要搭搭搭搭接接接接实实实实验验验验电电电电路路路路， 测测测测试试试试输输输输出出出出与与与与输输输输入入入入变变变变量量量量之之之之间间间间的的的的

37、逻逻逻逻辑辑辑辑关关关关系系系系， 列列列列成成成成表表表表格格格格功功功功能能能能表表表表， 方方方方可可可可分分分分析析析析出出出出其逻辑功能其逻辑功能其逻辑功能其逻辑功能. .zz 下面经过实例，阐明组合逻辑电路的分析方法。例10.4分析图10-18所示电路的逻辑功能。解1写出该电路输出函数的逻辑表达式。(2)列出函数的真值表，如表10.9所示。所谓真值表，是在表的左半部分列出函数中一切自变量的各种组合，右半部分列出对应于每一种自变量组合的输出函数的形状。(3)可见该电路是判别三个变量能否一致的电路。图图 10-18不一致断定电路不一致断定电路表表 10.9 真值表真值表ABCABC Z

38、 Z000000 0 0001001 1 1010010 1 1011011 1 1100100 1 1101101 1 1110110 1 1111111 1 1zz例例例例 10.5 10.5 分析图分析图分析图分析图10-1910-19所示电路的逻辑功能。所示电路的逻辑功能。所示电路的逻辑功能。所示电路的逻辑功能。zz 解该电路有八个输出端解该电路有八个输出端解该电路有八个输出端解该电路有八个输出端 , ,当当当当E1=1E1=1、 zz 不成立时，不成立时，不成立时，不成立时， 与门输出低电平与门输出低电平与门输出低电平与门输出低电平0 0， 封锁封锁封锁封锁了输出端八个与非门，了输出

39、端八个与非门，了输出端八个与非门，了输出端八个与非门， 电路不能任务；电路不能任务；电路不能任务；电路不能任务； 当当当当E1=1E1=1、 zz 成立时，成立时，成立时，成立时， 上述封锁作用消逝，上述封锁作用消逝，上述封锁作用消逝，上述封锁作用消逝， 输出输出输出输出端的形状随输入信号端的形状随输入信号端的形状随输入信号端的形状随输入信号A2A2、 A1A1、 A0A0的变化而变化，的变化而变化，的变化而变化，的变化而变化， 电电电电路任务。路任务。路任务。路任务。 E1E1、 、 三个输入端可以使电路任务或者三个输入端可以使电路任务或者三个输入端可以使电路任务或者三个输入端可以使电路任务

40、或者不任务，不任务，不任务，不任务， 故称它们为使能端。故称它们为使能端。故称它们为使能端。故称它们为使能端。 图图 10-19 3-8译码器逻辑电路图译码器逻辑电路图zz当当A2A1A0=101A2A1A0=101时，时， A1A1的低电平使的低电平使、zz 输输出出高高电电平平， A0A0的的高高电电平平进进一一步步使使 、 输输出出高高电电平平， A2A2的的高高电电平平进进一一步步使使 输输出出高高电电平平。 这这样样， 只只需需 输输出出低低电电平平。 因因此此得得到到 的的逻逻辑辑表表达式为达式为用同样的方法，用同样的方法， 可以写出一切输出端的逻辑表达式如下：可以写出一切输出端的

41、逻辑表达式如下：根据上述表达式可列出如表4.10所示的真值表。表表10.10 真值表真值表根据上述分析，可以看出，对应于A2、A1、A0八种组合中的每一种组合，八个输出端中只需对应的一个端子输出0，其它输出端都输出1。这就是这个电路能完成的逻辑功能。这个电路是我们将要讲到的译码器中的集成译码器74LS的内部电路。zz组组合合合合逻辑电逻辑电路的路的路的路的设计设计zz 组组合合合合逻辑电逻辑电路的路的路的路的设计设计， 普通分下述几个步普通分下述几个步普通分下述几个步普通分下述几个步骤骤： zz (1) (1) 根根根根据据据据给给定定定定的的的的设设计计要要要要求求求求， 确确确确定定定定哪

42、哪哪哪些些些些是是是是输输入入入入变变量量量量， 哪哪哪哪些些些些是是是是输输出出出出变变量量量量， 分分分分析析析析它它它它们们之之之之间间的的的的逻逻辑辑关关关关系系系系， 并并并并确确确确定定定定输输入入入入变变量量量量的的的的不不不不同同同同形形形形状状状状以以以以及及及及输输出出出出端端端端的的的的不不不不同同同同形形形形状状状状， 哪哪哪哪个个个个该该用用用用1 1表表表表示示示示， 哪哪哪哪个个个个该该用用用用0 0表表表表示。示。示。示。 zz (2) (2) 列列列列真真真真值值表表表表。 在在在在列列列列真真真真值值表表表表时时， 不不不不会会会会出出出出现现或或或或不不不

43、不允允允允许许出出出出现现的的的的输输入入入入变变量量量量的的的的取取取取值值组组合合合合可可可可不不不不列列列列出出出出。 假假假假设设列列列列出出出出， 就就就就在在在在相相相相应应的的的的输输出出出出函数函数函数函数处处画画画画“号，号，号，号， 化化化化简时简时作作作作约约束束束束项处项处置。置。置。置。 zz (3) (3) 用卡用卡用卡用卡诺图诺图或公式法化或公式法化或公式法化或公式法化简简。 zz (4) (4) 根据根据根据根据简简化后的化后的化后的化后的逻辑逻辑表达式画出表达式画出表达式画出表达式画出逻辑电逻辑电路路路路图图zz例例例例 10.7 10.7 交交交交叉叉叉叉路

44、路路路口口口口的的的的交交交交通通通通控控控控制制制制灯灯灯灯有有有有三三三三个个个个， 分分分分红红红红、 黄黄黄黄、绿绿绿绿三三三三色色色色。正正正正常常常常任任任任务务务务时时时时， 应应应应该该该该只只只只需需需需一一一一盏盏盏盏灯灯灯灯亮亮亮亮， 其其其其它它它它情情情情况况况况均属电路缺点。均属电路缺点。均属电路缺点。均属电路缺点。 试设计缺点报警电路。试设计缺点报警电路。试设计缺点报警电路。试设计缺点报警电路。 zz 解解解解 设设设设定定定定灯灯灯灯亮亮亮亮用用用用1 1表表表表示示示示， 灯灯灯灯灭灭灭灭用用用用0 0表表表表示示示示； 报报报报警警警警形形形形状状状状用用用

45、用1 1表表表表示示示示， 正正正正常常常常任任任任务务务务用用用用0 0表表表表示示示示。 红红红红、 黄黄黄黄、 绿绿绿绿三三三三灯灯灯灯分分分分别别别别用用用用R R、 Y Y、 GG表表表表示示示示， 电电电电路路路路输输输输出出出出用用用用Z Z表表表表示示示示。 列列列列出出出出真真真真值值值值表如表表如表表如表表如表4.114.11所示。所示。所示。所示。 RR YYGGZZ0 00 00 01 10 00 01 10 00 01 10 00 00 01 11 11 11 10 00 00 01 10 01 11 11 11 10 01 11 11 11 11 1表10.11真值

46、表图图 10-20 报警电路卡诺图报警电路卡诺图 zz作出卡诺图作出卡诺图( (图图10-20)10-20)， 可得到电路的逻辑表达式为可得到电路的逻辑表达式为zz 假假设设限限定定电电路路用用与与非非门门作作成成， 那那么么逻逻辑辑函函数数式式可可改改写成写成zzzz据此表达式作出的电路如图据此表达式作出的电路如图10-2110-21所示。所示。 图图 10-21 电路逻辑图电路逻辑图 zz2 2组合逻辑部件组合逻辑部件组合逻辑部件组合逻辑部件zz编码器编码器编码器编码器zz 所所所所谓谓谓谓编编编编码码码码， 就就就就是是是是用用用用二二二二进进进进制制制制码码码码来来来来表表表表示示示示

47、给给给给定定定定的的的的数数数数字字字字、 字字字字符符符符或或或或信信信信息息息息。 一一一一位位位位二二二二进进进进制制制制码码码码有有有有0 0、 1 1两两两两种种种种形形形形状状状状， n n位位位位二二二二进进进进制制制制码码码码有有有有2n2n种种种种不不不不同同同同的的的的组组组组合合合合。 用用用用不不不不同同同同的的的的组组组组合合合合来来来来表表表表示示示示不不不不同同同同的的的的信信信信息，息，息，息， 就是二进制编码。就是二进制编码。就是二进制编码。就是二进制编码。 zz 我我我我们们们们以以以以8421BCD8421BCD码码码码编编编编码码码码器器器器为为为为例例

48、例例， 阐阐阐阐明明明明普普普普通通通通编编编编码码码码器器器器的功能。的功能。的功能。的功能。 zz 在在在在这这这这种种种种编编编编码码码码器器器器的的的的输输输输入入入入端端端端输输输输入入入入一一一一个个个个一一一一位位位位十十十十进进进进制制制制数数数数， 经经经经过过过过内内内内部部部部编编编编码码码码， 输输输输出出出出四四四四位位位位8421BCD8421BCD二二二二进进进进制制制制代代代代码码码码， 每每每每组组组组代代代代码码码码与相应的十进制数对应。与相应的十进制数对应。与相应的十进制数对应。与相应的十进制数对应。 zz下下面面引引见见集集成成8421BCD8421BC

49、D码码编编码码器器C304C304。 图图10-2210-22是是其其内内部部电电路路， 图图中中1 19 9为为对对应应于于数数字字1919的的按按键键输输入入端端。 某某一一键键按按下下， 该该输输入入端端就就向向电电路路输输入入高高电电平平。 A A、 B B、 C C、 D D是是编编码码输输出出端端， D D是是最最高高位位。 当当按按下下数数字字3 3的的键键时时， DCBA=0011DCBA=0011， 这这可可以以经经过过分分析析电电路路得得到到。 图图10-10-2323是这种集成电路的一个适用电路。是这种集成电路的一个适用电路。 图图 10-22 C304内部电路图内部电路

50、图图图 10-23 C304适用电路适用电路zz在在C304C304中中， 数数字字0 0是是隐隐含含输输入入的的。 当当输输入入端端1 19 9均均为为0 0时时， 电电路路输输出出即即是是0 0的的编编码码。 在在图图10-2310-23所所示示的的适适用用电电路路中中， 数数字字1 19 9的的输输入入键键接接入入C304C304的的相相应应输输入入端端， 0 0号号键键接接空空端端( (开开路路脚脚)NC)NC。 由由于于按按0 0号号键键和和不不按按任任何何键键， BCDBCD码码输输出出都都是是00000000， 为为了了区区别别这这种种情情况况， 电电路路中中用用了了三三个个或或

51、门门， 构构成成群群信信号号GsGs。 当当按按动动0 09 9这这1010个个键键中中的的任任一一键键时时， Gs=1Gs=1； 不不按按键键时时， Gs=0Gs=0。 这这样样， 接接纳纳电电路路就就可可依依此此断断定定输输出出端端的的四四个个0 0是是表表示示输输入入了了数数字字0 0还还是是没没有有按按键键。 有有些些计计算算机机键键盘盘的的数数字字输输入入逻逻辑辑电电路路就就用用的的是是C304C304。 zz译码译码器器器器zz 译译码码是是是是编编码码的的的的逆逆逆逆过过程程程程。 译译码码器器器器将将将将输输入入入入的的的的二二二二进进制制制制代代代代码码转转换换成成成成与与与

52、与代代代代码码对对应应的的的的信信信信号号号号。 假假假假设设译译码码器器器器输输入入入入的的的的是是是是n n位位位位二二二二进进制制制制代代代代码码， 那那那那么么么么其其其其输输出出出出端端端端子子子子数数数数N2nN2n。 N=2nN=2n称称称称为为完全完全完全完全译码译码， N2n N2n称称称称为为部分部分部分部分译码译码。 zz1. 3-81. 3-8译码器译码器译码器译码器zz 在在在在前前前前面面面面提提提提到到到到的的的的74LS74LS， 就就就就是是是是用用用用三三三三位位位位二二二二进进进进制制制制码码码码输输输输入入入入， 具具具具有有有有八八八八个个个个输输输输

53、出出出出端端端端子子子子的的的的完完完完全全全全译译译译码码码码器器器器。 它它它它的的的的三三三三个个个个输输输输入入入入端端端端的的的的每每每每一一一一种种种种二二二二进进进进制制制制码码码码组组组组合合合合， 代代代代表表表表某某某某系系系系统统统统的的的的八八八八种种种种形形形形状状状状之之之之一一一一。 当当当当八八八八种种种种形形形形状状状状的的的的某某某某一一一一种种种种形形形形状状状状存存存存在在在在而而而而向向向向74LS74LS三三三三个个个个输输输输入入入入端端端端输输输输入入入入对对对对应应应应于于于于该该该该形形形形状状状状的的的的二二二二进进进进制制制制码码码码时时

54、时时， 八八八八个个个个输输输输出出出出端端端端中中中中对对对对应应应应于于于于这这这这个个个个形形形形状状状状的的的的输输输输出出出出端端端端输输输输出出出出低低低低电电电电平平平平， 其其其其它它它它输输输输出出出出端端端端输输输输出出出出高高高高电电电电平。平。平。平。 zz图图10-2410-24是是某某系系统统存存储储器器寻寻址址电电路路， 用用74LS74LS产产生生内内存存芯芯片片片片选选信信号号。 该该系系统统地地址址码码有有1616位位(A15(A15A0)A0)， 用用了了八八片片容容量量为为2 2K8K8的的ROMROM存存储储芯芯片片( (图图中中只只画画出出了了三三片

55、片) )。 图图 10-24 存储器寻址电路实例存储器寻址电路实例 zz2. 2. 显显示示示示译码译码器器器器zz 假假假假设设BCDBCD译译码码器器器器的的的的输输出出出出能能能能驱驱动动显显示示示示器器器器件件件件发发光光光光，将将将将译译码码器器器器中中中中的的的的十十十十进进制制制制数数数数显显示示示示出出出出来来来来， 这这种种种种译译码码器器器器就就就就是是是是显显示示示示译译码码器器器器。 显显示示示示译译码码器器器器有有有有好好好好多多多多种种种种， 下下下下面面面面以以以以控控控控制制制制发发光光光光二二二二极极极极管管管管显显示的示的示的示的译码电译码电路路路路为为例，

56、例，例，例， 讨论显讨论显示示示示译码译码器的任器的任器的任器的任务过务过程。程。程。程。zz 图图10-2510-25所所所所示示示示为为由由由由发发光光光光二二二二极极极极管管管管组组成成成成的的的的七七七七段段段段显显示示示示器器器器字字字字型型型型图图及及及及其其其其接接接接法法法法。 a ag g七七七七段段段段是是是是七七七七个个个个发发光光光光二二二二极极极极管管管管， 有有有有共共共共阴阴阴阴极极极极和和和和共共共共阳阳阳阳极极极极两两两两种种种种接接接接法法法法。 共共共共阴阴阴阴极极极极接接接接法法法法时时， 哪哪哪哪个个个个管管管管子子子子的的的的阳阳阳阳极极极极接接接接

57、纳纳到到到到高高高高电电平平平平， 哪哪哪哪个个个个管管管管子子子子发发光光光光； 共共共共阳阳阳阳极极极极接接接接法法法法时时， 哪哪哪哪个个个个管管管管子子子子阴阴阴阴极极极极接接接接纳纳到到到到低低低低电电平平平平， 哪哪哪哪个个个个管管管管子子子子发发光光光光。 例例例例如如如如， 对对共共共共阴阴阴阴极极极极接接接接法，法，法，法， 当当当当a ag=1011011g=1011011时时， 显显示数字示数字示数字示数字“5“5。图图 10-25发光二极管组成的七段显示器及其接法发光二极管组成的七段显示器及其接法 (a) 外形；外形； (b) 共阳极接法；共阳极接法； (c) 共阴极接

58、法共阴极接法 zz74LS4874LS48是控制七段显示器显示的集成译码电路是控制七段显示器显示的集成译码电路之一，之一， 其引线陈列图如图其引线陈列图如图10-2610-26所示。所示。 A A、 B B、 C C、 D D为为BCDBCD码输入端，码输入端，A A为最高位为最高位,Ya,YaYgYg为输出端，为输出端， 分别驱动七段显示器的分别驱动七段显示器的a ag g输入端，输入端， 高电平触发显示，高电平触发显示， 可驱动共阴极发光二极管组可驱动共阴极发光二极管组成的七段显示器显示。成的七段显示器显示。 其它端为使能端。其它端为使能端。 74LS4874LS48的功能表如表的功能表如

59、表10-1210-12所示。所示。 分析功能表分析功能表与七段显示器的关系可知，与七段显示器的关系可知， 只需输入的二进制只需输入的二进制码是码是8421BCD8421BCD码时，码时， 才干显示才干显示0 09 9的十进制数的十进制数字。字。 当输入的四位码不在当输入的四位码不在8421BCD8421BCD码内，码内， 显显示的字型就不是十进制数。示的字型就不是十进制数。表表 10.12 74LS48功能表功能表 图图 10-26 74LS48引线陈列图引线陈列图zz74LS4874LS48的使能端的功能如下：的使能端的功能如下： zz (1)(1)消消隐隐输输入入 。 当当 时时， 不不论

60、论其其它它各各使使能能端端和和输输入入端端处处于于何何种种形形状状， YaYaYgYg均均输输出出低低电电平，平， 显示器的七个字段全熄灭。显示器的七个字段全熄灭。 zz 这这个个端端子子是是个个双双功功能能端端子子， 既既可可作作输输入入端端子子， 也也可可作作输输出出端端子子。 作作输输入入端端子子用用时时， 它它是是消消隐隐输输入入 ； 作输出端子用时，作输出端子用时， 它是灭零输出它是灭零输出。zz (2)(2)灭灭零零输输出出 。 为为灭灭零零输输出出。 当当 =0=0， 输输入入ABCD=0000ABCD=0000时时， =0=0， 利用该灭零输出信号可将多位显示中的无用零熄灭利用

61、该灭零输出信号可将多位显示中的无用零熄灭. .zz10.8D/A和A/D转换器zz从模拟信号到数字信号的转换称模/数转换(又称A/D转zz换),完成A/D转换的电路称A/D转换器简称ADC；从数zz字信号到模拟信号的转换称数/模转换又称D/A转换，zz完成D/A转换的电路称D/A转换器简称DAC。zz例如，要用计算机对消费过程进展实时控制，其控制过zz程原理方框图如图10-27所示。可见，ADC和DAC是数字系统zz和模拟系统相互联络的桥梁，是数字系统的重要组成部分。图图10-27 计算机对消费过程进展实时控制原理表示图计算机对消费过程进展实时控制原理表示图zz 1. A/D 1. A/D转换

62、器转换器转换器转换器zz zz集成集成集成集成DACDAC举例举例举例举例zz DAC0832DAC0832是常用的集成是常用的集成是常用的集成是常用的集成DACDAC，它是，它是，它是，它是用用用用CMOSCMOS工艺工艺工艺工艺zz制成的双列直插式单片八位制成的双列直插式单片八位制成的双列直插式单片八位制成的双列直插式单片八位DACDAC，可以直接与，可以直接与，可以直接与，可以直接与Z80Z80、80808080、zz 80858085、MCS51MCS51等微处置器相衔接。其构造框等微处置器相衔接。其构造框等微处置器相衔接。其构造框等微处置器相衔接。其构造框图和管脚排图和管脚排图和管脚

63、排图和管脚排zz列图如图列图如图列图如图列图如图10-2810-28所示。所示。所示。所示。图10-28集成DAC0832zzDAC0832DAC0832芯片上各管脚的芯片上各管脚的zz称号和功能阐明如下：称号和功能阐明如下： ：片选信号，输入低电平有效。ILE：输入锁存允许信号，输入高电平有效。：输入数据选通讯号，输入低电平有效。：数据传送选通讯号，输入低电平有效。：数据传送控制信号，输入低电平有效。D0D7：八位输入数据信号。IOUT1：DAC输出电流1。此输出信号普通作为运算放大器的一个差分输入信号普通接反相端。zzVCCVCC： 数字部分的电源输入端。数字部分的电源输入端。 UCCUC

64、C可在可在+5V+5V到到+15V+15Vzz范围内选取。范围内选取。 zz DGNDDGND： 数字电路地。数字电路地。 zz AGNDAGND： 模拟电路地。模拟电路地。 zz 结合图结合图4-28(a)4-28(a)可以看出转换器进展各项功能时，对控可以看出转换器进展各项功能时，对控制制zz信号电平的要求如表信号电平的要求如表4.134.13所示。所示。 zz DAC0832DAC0832的运用有三种任务方式：双缓冲器型、的运用有三种任务方式：双缓冲器型、单缓单缓zz冲器型和直通型。如图冲器型和直通型。如图10-2910-29所示。所示。图图 8.6 DAC0832的三种任务方式的三种任

65、务方式(a) 双缓冲器型；双缓冲器型； (b) 单缓冲器型；单缓冲器型； (c) 直通型直通型表10.13功能功能说明说明数据输入数据输入D D7 7D D0 0到寄存器到寄存器0 01 1 WR1=0WR1=0时存入数时存入数据据WR2=1WR2=1时锁定时锁定数据有寄存器数据有寄存器1 1转送寄存器转送寄存器2 20 0 WR2=0WR2=0时存入数时存入数据据WR2=1WR2=1时锁定时锁定从输出端去模拟从输出端去模拟量量无控制信号，随时无控制信号，随时可取可取A/D转换是将模拟信号转换为数字信号。转换过程经过取样、坚持、量化和编码四个步骤完成。图10-30取样过程图图10-31 两种量化编码方法的比较两种量化编码方法的比较zz集成集成ADC举例举例图10-32ADC0809(a)构造框图;(b)管脚陈列图zz本章终了，谢谢！