《第8章 组合逻辑电路简》由会员分享，可在线阅读，更多相关《第8章 组合逻辑电路简（23页珍藏版）》请在金锄头文库上搜索。
1、第第8 8章章 组合逻辑电路组合逻辑电路8.1 概述概述8.2 常用组合逻辑电路及其芯片常用组合逻辑电路及其芯片8.2.1 编码器编码器8.2.2 译码器译码器8.1 8.1 概概 述述8.1.1、组合电路的特点、组合电路的特点= F0（I0、I1, In - - 1）= F1（I0、I1, In - - 1）= F1（I0、I1, In - - 1）1. 逻辑功能特点逻辑功能特点 电路在任何时刻的输出状态只取决于该时刻的电路在任何时刻的输出状态只取决于该时刻的输入状态，而与电路原来的状态无关。输入状态，而与电路原来的状态无关。I0I1In-1Y0Y1Ym-1组合逻辑组合逻辑电路电路第第8 8
2、章章 组合逻辑电路组合逻辑电路3、组合电路逻辑功能表示方法、组合电路逻辑功能表示方法真值表，卡诺图，逻辑表达式，逻辑图，时序图真值表，卡诺图，逻辑表达式，逻辑图，时序图( (波形图波形图) )2. 电路结构特点电路结构特点(1) 输出、输入之间输出、输入之间没有反馈延迟没有反馈延迟电路电路(2) 不包含记忆性元件不包含记忆性元件( (触发器触发器) )，仅由，仅由门电路门电路构成构成8.1.2 组合电路的分析方法和设计方法组合电路的分析方法和设计方法一、一、 组合电路的基本分析方法组合电路的基本分析方法（一）（一）分析步骤分析步骤逻辑图逻辑图逻辑表达式逻辑表达式化简化简真值表真值表说明功能说明
3、功能（二）（二）分析举例分析举例 例例 分析图中所示电路的逻辑功能分析图中所示电路的逻辑功能表达式表达式真值表真值表A B CY0 0 00 0 10 1 00 1 1A B CY1 0 01 0 11 1 01 1 111000000功能功能判断输入信号极性是否相同的电路判断输入信号极性是否相同的电路 一致电路一致电路ABC&1 解解 &1&111RGYZRYGRYYGRGR Y GR Y GZ0 0 00 0 10 1 00 1 1R Y GZ1 0 01 0 11 1 01 1 111001011二、二、 组合电路的基本设计方法组合电路的基本设计方法（一）（一） 设计步骤设计步骤逻辑抽象
4、逻辑抽象列真值表列真值表写表达式写表达式（化简或变换）（化简或变换）画逻辑图画逻辑图逻辑抽象：逻辑抽象：1. 根据根据因果关系因果关系确定输入、输出变量确定输入、输出变量2. 状态赋值状态赋值 用用 0 和和 1 表示信号的不同状态表示信号的不同状态3. 根据功能要求列出根据功能要求列出真值表真值表 根据所用元器件根据所用元器件( (分立元件分立元件 或或 集成芯片集成芯片) )的情况将的情况将函数式进行化简或变换。函数式进行化简或变换。4. 化简或变换写出逻辑表达式化简或变换写出逻辑表达式如果在用中规模集成组合电路实现则不用化简如果在用中规模集成组合电路实现则不用化简（1）设定变量：）设定变
5、量：（二）（二） 设计举例设计举例 例例 1 设计一个三人表决的控制电路。设计一个三人表决的控制电路。 解解 输入输入 A、B、C ， 输出输出 Y（2）状态赋值：）状态赋值：A、B、C = 0 表示表示 不同意不同意Y = 0 表示表示 决议未通过决议未通过1. 逻辑抽象逻辑抽象A、B、C = 1 表示表示 同意同意Y = 1 表示表示 决议通过决议通过2. 列真值表列真值表ABCY0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1000101113. 写输出表达式并化简写输出表达式并化简最简与或式最简与或式最简与非最简与非-与非式与非式（用（用与或门与或门实现
6、）实现）（用（用与非门与非门实现）实现）如果在用中规模集成组合电路实现则不用化简如果在用中规模集成组合电路实现则不用化简4. 画逻辑图画逻辑图ABYC 用与非门实现用与非门实现&1&1、半加器、半加器8.2 常用组合逻辑电路及其芯片常用组合逻辑电路及其芯片8.2.1 加法器加法器能对两个能对两个1位二进制数进行相加而求得和位二进制数进行相加而求得和及进位的逻辑电路称为半加器。及进位的逻辑电路称为半加器。加数加数本位本位的和的和向高向高位的位的进位进位2、全加器、全加器能对两个能对两个1位二进制数进行相加并考虑低位来的进位，即相当位二进制数进行相加并考虑低位来的进位，即相当于于3个个1位二进制数
7、相加，求得和及进位的逻辑电路称为全加器。位二进制数相加，求得和及进位的逻辑电路称为全加器。Ai、Bi：加数，加数， Ci-1：低位低位来的进位，来的进位，Si：本位的和，本位的和， Ci：向高位的进位。向高位的进位。全加器的逻辑图和逻辑符号全加器的逻辑图和逻辑符号串行进位加法器串行进位加法器构成构成构成构成：把把n位全加器串联起来，低位全加器的进位输出连接位全加器串联起来，低位全加器的进位输出连接到相邻的高位全加器的进位输入。到相邻的高位全加器的进位输入。特点特点特点特点：进位信号是由低位向高位逐级传递的，速度不高。进位信号是由低位向高位逐级传递的，速度不高。C0S0B0A0C0-1COS S
8、CIC1S1B1A1COS SCIC2S2B2A2COS SCIC3S3B3A3COS SCI3. 集成全加器集成全加器TTL：74LS183CMOS：C661双全加器双全加器1 2 3 4 5 6 714 13 12 11 10 9 8C661C661VDD 2Ai2Bi 2Ci-1 1Ci 1Si 2Si 1Ci-1 2Ci 1Ai1Bi VSS 74LS18374LS183VCC 2Ai2Bi 2Ci-1 2Ci 2Si VCC 2A 2B 2CIn 2COn+1 2F1A1B 1CIn1FGND1Ai1Bi1Ci-11Si地地1Ci1COn+1 8.2.3 译码器译码器编码的逆过程，将
9、二进制代码翻译为原来的含义编码的逆过程，将二进制代码翻译为原来的含义一、二进制译码器一、二进制译码器 (Binary Decoder) 输入输入 n 位二位二进制代码进制代码如：如： 2 线线 4 线译码器线译码器 3 线线 8 线译码器线译码器4 线线 16 线译码器线译码器A0Y0A1An-1Y1Ym-1二进制二进制译码器译码器输出输出 m 个个信号信号 m = 2n半导体数码管显示半导体数码管显示(LED)液晶显示液晶显示(LCD)共共阳极阳极每字段是一只每字段是一只发光二极管发光二极管三、七段显示译码器三、七段显示译码器数码显示器数码显示器aebcfgdabcdefgR+ 5 VYaA
10、3A2A1A0+VCC+VCC显示显示译码器译码器共阳共阳YbYcYdYeYfYg00000000001000100101001111001001000110100010101100000110100110001001000100000 低电平低电平驱动驱动011100011111000000000010010000100共共阴极阴极abcdefgR+5 VYaA3A2A1A0+VCC显示显示译码器译码器共阴共阴YbYcYdYeYfYg 高电平高电平驱动驱动000011111100001001001100001101101001101000101011001111000100111110010
11、11001110110111011111111000011111111111011aebcfgd2、集成显示译码器、集成显示译码器74LS48引脚排列图引脚排列图驱动共阴极数码管的电路驱动共阴极数码管的电路 输出输出高电平高电平有效有效功功能能表表辅助端的功能如下：辅助端的功能如下： 辅助端功能辅助端功能（1 ）试灯输入端试灯输入端LT：低电平有效。：低电平有效。当当LT 0 时，数码管的七段时，数码管的七段应全亮，本输入端用于测试数码管的好坏。应全亮，本输入端用于测试数码管的好坏。 （2 ）动态灭零输入端动态灭零输入端RBI：低电平有效。：低电平有效。当当LT1、RBI0、0字被熄灭；当译码
12、输入不全为字被熄灭；当译码输入不全为0时，该位正常显示。本输入端用时，该位正常显示。本输入端用于消隐无效的于消隐无效的0 。如数据。如数据0034.50可显示为可显示为34.5。（3 ）灭灯输入灭灯输入/ 动态灭零输出端动态灭零输出端RBO：BI/ RBO当当BI/作为输入使用，且作为输入使用，且RBOBI/0RBOBI/作为输出使用时，受控于作为输出使用时，受控于LT和和RBI：当：当LT1且且RBI0 时，时，RBOBI/0。本端钮主要用于显示多位数字时，多个译码器之间的连接，或此端接本端钮主要用于显示多位数字时，多个译码器之间的连接，或此端接方波使数字闪烁。方波使数字闪烁。 时，数码管七
13、段全灭。当时，数码管七段全灭。当10 0 0 0 0 0 0 0 1 0 0 1小数点0 0 1 1 0 1 1 1 0 0 0 0LTRBI RBOA3A2A1A0LTRBI RBOA3A2A1A0LTRBI RBOA3A2A1A0LTRBO RBIA3A2A1A0LTRBO RBIA3A2A1A0LTRBI RBOA3A2A1A0数码显示电路的动态灭零数码显示电路的动态灭零小数部分：低位的小数部分：低位的RBOBI /与高位的与高位的RBI相连相连 整数部分：高位的整数部分：高位的RBOBI/与低位的与低位的RBI相连相连 驱动共阳极数码管的电路驱动共阳极数码管的电路 输出输出低电平低电平有效有效 16 15 14 13 12 11 10 9 74LS47 1 2 3 4 5 6 7 8 VCC f g a b c d e A1 A2 LT BI/RBO RBI A3 A0 GND
